DE10043955A1 - Halbleiterchip mit einer Schutzabdeckung und zugehöriges Herstellungsverfahren - Google Patents

Halbleiterchip mit einer Schutzabdeckung und zugehöriges Herstellungsverfahren

Info

Publication number
DE10043955A1
DE10043955A1 DE10043955A DE10043955A DE10043955A1 DE 10043955 A1 DE10043955 A1 DE 10043955A1 DE 10043955 A DE10043955 A DE 10043955A DE 10043955 A DE10043955 A DE 10043955A DE 10043955 A1 DE10043955 A1 DE 10043955A1
Authority
DE
Germany
Prior art keywords
wafer
resistant
protective layer
semiconductor chip
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE10043955A
Other languages
English (en)
Inventor
Ida Marbach
Frank Pueschner
Peter Stampka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10043955A priority Critical patent/DE10043955A1/de
Priority to PCT/DE2001/003308 priority patent/WO2002021596A2/de
Priority to TW090121963A priority patent/TW516196B/zh
Publication of DE10043955A1 publication Critical patent/DE10043955A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Abstract

Bei dem Halbleiterchip ist auf einer Oberseite eine Schutzschicht (6, 8) aus einem schleiffesten und/oder ätzresistenten Material aufgebracht. Das Material kann z. B. schleiffeste Körner enthalten. Eine bevorzugte Ausgestaltung sieht vor, dass der Halbleiterkörper (1) auf eine Dicke von weniger als 50 mum reduziert ist, so dass der Chip bei einem Versuch, die harte Schutzschicht abzuschleifen, unweigerlich bricht. Der Wafer wird von der Vorderseite her vorgesägt, damit die Chips leichter vereinzelt werden können, auf der Vorderseite mit der Schutzschicht (6) versehen und dann von der Rückseite her gedünnt.

Description

Die vorliegende Erfindung betrifft einen Halbleiterchip mit einer Abdeckung zum Schutz gegen eine nicht autorisierte Strukturanalyse und ein zugehöriges Herstellungsverfahren.
Bei Halbleiterchips, die eine sicherheitsrelevante Informati­ on enthalten, insbesondere Halbleiterchips mit einer für Chipkarten vorgesehenen integrierten Schaltung, ist es erfor­ derlich, Schutzmaßnahmen vorzusehen, die verhindern, dass die Inhalte der integrierten Schaltung ausspioniert werden. Her­ kömmliche Gehäuse oder Abdeckungen für Halbleiterchips bieten keinen ausreichenden Schutz, wenn die Gehäuse entfernt werden können oder eine Schutzabdeckung abgeschliffen oder abgeätzt werden kann.
Aufgabe der vorliegenden Erfindung ist es, einen Halbleiter­ chip anzugeben, der gegen ein Ausspionieren der in dem Chip gespeicherten Daten ausreichend geschützt ist. Außerdem soll ein zugehöriges Herstellungsverfahren für einen derartigen Halbleiterchip angegeben werden.
Diese Aufgabe wird mit dem Halbleiterchip mit der Schutzab­ deckung mit den Merkmalen des Anspruches 1 bzw. mit dem Ver­ fahren zur Herstellung von Halbleiterchips mit einer Schutz­ abdeckung mit den Merkmalen des Anspruches 4 gelöst. Ausge­ staltungen ergeben sich aus den abhängigen Ansprüchen.
Bei dem erfindungsgemäßen Halbleiterchip ist auf einer Ober­ seite eine Schutzschicht aus einem schleiffesten und/oder ätzresistenten Material aufgebracht. Das Material kann z. B. schleiffeste Körner enthalten. Eine bevorzugte Ausgestaltung sieht vor, dass der Halbleiterkörper auf eine Dicke von weni­ ger als 50 µm reduziert ist, so dass der Chip bei einem Versuch, die harte Schutzschicht abzuschleifen, unweigerlich bricht. Der Informationsgehalt oder die Struktur der Schal­ tung sind damit so weitgehend zerstört, dass eine Analyse nicht mehr möglich ist. Eine harte Schutzschicht aus schleif­ festem und/oder ätzresistentem Material lässt daher keine Möglichkeit, die in dem Chip integrierte Schaltung freizule­ gen, ohne die Schaltung so weitgehend zu zerstören, dass eine Analyse ihrer Struktur nicht mehr möglich ist.
Es folgt eine Beschreibung eines bevorzugten Ausführungsbei­ spiels des erfindungsgemäßen Halbleiterchips anhand eines be­ sonders geeigneten Herstellungsverfahrens, das anhand der Fig. 1 bis 5 erläutert wird, die jeweils Zwischenprodukte im Querschnitt zeigen.
In Fig. 1 ist ein Wafer 1 dargestellt, in dem Bauelemente, die die integrierten Schaltungen der Chips bilden, im Wesent­ lichen fertig gestellt sind. Zwischen den Anteilen des Wa­ fers, die für die einzelnen Halbleiterchips 10 vorgesehen sind, werden Einschnitte 4 hergestellt. Diese Einschnitte 4 können im einfachsten Fall Einkerbungen sein. Es ist auch möglich, die Einschnitte durch ein Vorsägen des Wafers von der prozessierten Oberseite her bis in eine Tiefe von typisch etwa 30 µm bis 70 µm herzustellen. Auf der Oberseite des Wa­ fers befinden sich Anschlusskontaktflächen 2, z. B. aus Me­ tall oder leitfähig dotiertem Polysilizium, die dem elektri­ schen Anschluss der integrierten Schaltungen nach außen die­ nen und die eine Passivierung 3 der Oberfläche, die z. B. ein Nitrid sein kann, unterbrechen.
In einem nachfolgenden Verfahrensschritt wird eine Maske 5, vorzugsweise ein Fotolack, in die Einschnitte 4 und auf die Anschlusskontaktflächen 2 in einer für die nachfolgenden Schritte ausreichenden Höhe eingebracht bzw. aufgebracht. Diese Maske 5 überragt insbesondere die Passivierung 3. Es wird dann die vorgesehene Schutzschicht 6 hergestellt, so dass sie entsprechend Fig. 2 ganzflächig aufgebracht und ausreichend hart auf einem schleiffesten und/oder ätzresis­ tenten Material ausgebildet ist.
Wie in Fig. 3 dargestellt, wird dann die Oberseite durch Rückschleifen planarisiert. Da der Wafer in diesem Verfah­ rensschritt noch eine für eine ausreichende mechanische Sta­ bilität erforderliche Dicke aufweist, kann die harte Schutz­ schicht 6 so weit abgetragen werden, dass das Material der Maske 5 freigelegt ist. Auf die dadurch zumindest weitgehend planarisierte Oberfläche wird vorzugsweise eine abschließend planarisierende Deckschicht 7, z. B. aus einem Kunststoff­ material, aufgebracht.
Dann wird der Wafer von der Rückseite her gedünnt. Das ist in Fig. 3 durch die nach oben gerichteten Pfeile angedeutet. Dieses Dünnen kann vorzugsweise mittels CMP (chemical mechan­ ical polishing) geschehen. Der Halbleiterkörper des Wafers 1 wird so weit gedünnt, dass der wesentliche Anteil des Mate­ riales, in dem Beispiel der Fig. 3 bis zu der gestrichelt eingetragenen Grenze 11, entfernt wird. Vorzugsweise wird da­ bei erreicht, dass die Halbleiterchips 10 jetzt nicht mehr über das Halbleitermaterial, sondern nur noch über das Mate­ rial der in die Einschnitte 4 eingebrachten Maske 5 miteinan­ der verbunden sind. Dadurch wird das Vereinzeln der Halblei­ terchips erleichtert.
Fig. 4 zeigt den gedünnten Wafer im Querschnitt. Der Halb­ leiterkörper des Wafers besitzt nach diesem Verfahrensschritt vorzugsweise eine Dicke von weniger als 50 µm. Es wird dann noch bei einer bevorzugten Ausführungsform des Verfahrens auf die Rückseite des Wafer, d. h. auf diejenige Seite des Wa­ fers, von der bei dem Verfahrensschritt des Dünnens das Mate­ rial abgetragen wurde, eine weitere Schutzschicht 8 aufge­ bracht, die vorzugsweise ebenfalls aus dem schleiffesten und/oder ätzresistenten Material der oberen Schutzschicht 6 ausgebildet wird. Es kann dann noch eine Deckschicht 9 auf dieser Seite, z. B. ebenfalls aus einem Kunststoffmaterial, aufgebracht werden. Die Halbleiterchips werden aus dem ge­ dünnten Wafer in einer an sich bekannten Weise vereinzelt, was ohne Schwierigkeiten geschehen kann, da die Halbleiter­ chips im Wesentlichen nur noch durch das Material der Maske 5 miteinander verbunden sind. Die Halbleiterchips sind jetzt so dünn, dass ein Versuch, die Schutzschicht 6 zu entfernen, zum Bruch der Halbleiterchips führt. Restliche Anteile 15 der Maske, die noch auf den Anschlusskontaktflächen 2 vorhanden sind, können zusammen mit der darauf aufgebrachten Deck­ schicht 7 entfernt werden, um so den Anschluss von Bonddräh­ ten oder dergleichen zu ermöglichen.
Fig. 5 zeigt im Querschnitt ein Beispiel für einen vollstän­ dig montierten (gehäusten) Halbleiterchip, der mit Bonddräh­ ten 12 auf den Anschlusskontaktflächen 2 versehen und auf ei­ nem Leadframe 14 oder einem Chipkartenkörper oder dergleichen aufgebracht und mit einer Vergussmasse 13 (globe top) bedeckt ist.

Claims (7)

1. Halbleiterchip mit einer Schutzabdeckung, dadurch gekennzeichnet, dass die Schutzabdeckung eine auf eine Oberseite des Halbleiter­ chips aufgebrachte Schutzschicht (6) aus schleiffestem und/oder ätzresistentem Material ist.
2. Halbleiterchip nach Anspruch 1, bei dem die Schutzabdeckung schleiffeste Körner enthält.
3. Halbleiterchip nach Anspruch 1 oder 2, bei dem der Halbleiterchip einen Halbleiterkörper (1) von weniger als 50 µm Dicke besitzt.
4. Verfahren zur Herstellung von Halbleiterchips mit einer Schutzabdeckung, bei dem ausgehend von einem Wafer mit fertig gestellten Bauelementen,
in einem ersten Schritt Einschnitte (4) zwischen den für Halbleiterchips (10) vorgesehenen Anteilen des Wafers (1) hergestellt werden, in einem zweiten Schritt diese Einschnitte (4) und Anschluss­ kontaktflächen (2) mit einer Maske (5) aufgefüllt bzw. be­ deckt werden,
in einem dritten Schritt eine Schutzschicht (6) aus einem Ma­ terial, das schleiffest und/oder ätzresistent ist, ganzflä­ chig aufgebracht wird,
in einem vierten Schritt die mit dieser Schutzschicht (6) be­ deckte Fläche planarisiert wird,
in einem fünften Schritt der Wafer von der der Schutzschicht (6) gegenüberliegenden Seite her gedünnt wird und in einem sechsten Schritt die Halbleiterchips (10) aus dem Wafer vereinzelt werden.
5. Verfahren nach Anspruch 4, bei dem zwischen dem fünften und sechsten Schritt eine weitere Schutzschicht (8) aus dem schleiffesten und/oder ätzresistenten Material auf die gedünnte Seite des Wafers aufgebracht wird.
6. Verfahren nach Anspruch 4 oder 5, bei dem nach dem sechsten Schritt restliche Anteile der Maske (5) entfernt und die Anschlusskontaktflächen freigelegt werden sowie elektrische Leiter elektrisch leitend mit den An­ schlusskontaktflächen verbunden werden.
7. Verfahren nach einem der Ansprüche 4 bis 6, bei dem in dem fünften Schritt der Wafer so weit gedünnt wird, dass der Halbleiterkörper eine Dicke von weniger als 50 µm auf­ weist.
DE10043955A 2000-09-06 2000-09-06 Halbleiterchip mit einer Schutzabdeckung und zugehöriges Herstellungsverfahren Ceased DE10043955A1 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE10043955A DE10043955A1 (de) 2000-09-06 2000-09-06 Halbleiterchip mit einer Schutzabdeckung und zugehöriges Herstellungsverfahren
PCT/DE2001/003308 WO2002021596A2 (de) 2000-09-06 2001-08-30 Halbleiterchip mit einer schutzabdeckung und zugehöriges herstellungsverfahren
TW090121963A TW516196B (en) 2000-09-06 2001-09-05 Semiconductor chip with a protection cover and the manufacture method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10043955A DE10043955A1 (de) 2000-09-06 2000-09-06 Halbleiterchip mit einer Schutzabdeckung und zugehöriges Herstellungsverfahren

Publications (1)

Publication Number Publication Date
DE10043955A1 true DE10043955A1 (de) 2002-04-04

Family

ID=7655207

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10043955A Ceased DE10043955A1 (de) 2000-09-06 2000-09-06 Halbleiterchip mit einer Schutzabdeckung und zugehöriges Herstellungsverfahren

Country Status (3)

Country Link
DE (1) DE10043955A1 (de)
TW (1) TW516196B (de)
WO (1) WO2002021596A2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10324751A1 (de) * 2003-05-30 2005-01-05 Infineon Technologies Ag Halbleiter-Struktur sowie Herstellungsverfahren einer derartigen Struktur

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10337256A1 (de) * 2002-11-21 2004-06-09 Giesecke & Devrient Gmbh Integrierte Schaltkreisanordnung und Verfahren zur Herstellung derselben
DE102004007690B3 (de) 2004-02-16 2005-10-13 Infineon Technologies Ag Integrierte Schaltungsanordnung

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4247031A (en) * 1979-04-10 1981-01-27 Rca Corporation Method for cracking and separating pellets formed on a wafer
US5258334A (en) * 1993-01-15 1993-11-02 The U.S. Government As Represented By The Director, National Security Agency Process of preventing visual access to a semiconductor device by applying an opaque ceramic coating to integrated circuit devices
US5458912A (en) * 1993-03-08 1995-10-17 Dow Corning Corporation Tamper-proof electronic coatings
EP0834914A2 (de) * 1996-10-04 1998-04-08 Dow Corning Corporation Beschichtungen für Elektronik
DE19853703A1 (de) * 1998-11-20 2000-05-25 Giesecke & Devrient Gmbh Verfahren zur Herstellung eines beidseitig prozessierten integrierten Schaltkreises

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1016140B1 (de) * 1997-09-19 2003-11-19 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verdrahtungsverfahren für halbleiter-bauelemente zur verhinderung von produktpiraterie und produktmanipulation, durch das verfahren hergestelltes halbleiter-bauelement und verwendung des halbleiter-bauelements in einer chipkarte

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4247031A (en) * 1979-04-10 1981-01-27 Rca Corporation Method for cracking and separating pellets formed on a wafer
US5258334A (en) * 1993-01-15 1993-11-02 The U.S. Government As Represented By The Director, National Security Agency Process of preventing visual access to a semiconductor device by applying an opaque ceramic coating to integrated circuit devices
US5458912A (en) * 1993-03-08 1995-10-17 Dow Corning Corporation Tamper-proof electronic coatings
EP0834914A2 (de) * 1996-10-04 1998-04-08 Dow Corning Corporation Beschichtungen für Elektronik
DE19853703A1 (de) * 1998-11-20 2000-05-25 Giesecke & Devrient Gmbh Verfahren zur Herstellung eines beidseitig prozessierten integrierten Schaltkreises

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10324751A1 (de) * 2003-05-30 2005-01-05 Infineon Technologies Ag Halbleiter-Struktur sowie Herstellungsverfahren einer derartigen Struktur
US7253471B2 (en) 2003-05-30 2007-08-07 Infineon Technologies Ag Semiconductor structure having thick stabilization layer
DE10324751B4 (de) * 2003-05-30 2009-01-22 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleiter-Struktur mit einem Halbleitersubstrat und mit diesem Verfahren hergestellte Halbleiter-Struktur

Also Published As

Publication number Publication date
TW516196B (en) 2003-01-01
WO2002021596A2 (de) 2002-03-14
WO2002021596A3 (de) 2003-03-06

Similar Documents

Publication Publication Date Title
DE10202881B4 (de) Verfahren zur Herstellung von Halbleiterchips mit einer Chipkantenschutzschicht, insondere für Wafer Level Packaging Chips
DE4434230C2 (de) Chemisch-mechanisches Polierverfahren zum Planieren von Isolierschichten
DE10253938B4 (de) Verfahren zur gleichzeitigen Herstellung einer Bonding-Pad-Struktur und eines Stapelkondensators in einer Halbleitervorrichtung
DE102013101327B4 (de) Verfahren zur Herstellung eines Halbleiter-Bauelements und Halbleiter-Bauelement
DE69721411T2 (de) Halbleiteranordnung und Herstellungsverfahren dafür
DE4310954C2 (de) Halbleiter-Bearbeitungsverfahren zum Herstellen eines Isoliergrabens in einem Substrat
DE4310955C2 (de) Verfahren zum Bearbeiten eines Halbleiterwafers
DE112005002899B4 (de) Halbleiterbauelement mit einem Chip, der zwischen einer becherförmigen Leiterplatte und einer Leiterplatte mit Mesas und Tälern angeordnet ist, und Verfahren zur dessen Herstellung
DE19834917A1 (de) Verfahren zum Bilden von selbstausrichtenden Durchgängen in integrierten Schaltungen mit mehreren Metallebenen
DE2153103A1 (de) Integrierte Schaltungsanordnung und Verfahren zur Herstellung derselben
DE10101037A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung, sowie ein CMP-Gerät und CMP-Verfahren
DE4433845A1 (de) Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
DE10236682A1 (de) Halbleitervorrichtung
DE10351761A1 (de) Sensor für eine dynamische Grösse
DE102004052921A1 (de) Verfahren zur Herstellung von Halbleiterbauelementen mit externen Kontaktierungen
DE102019106603A1 (de) Struktur und Verfahren zum Verhindern einer Silizid-Verunreinigung während der Herstellung von Mikroprozessoren mit eingebettetem Flash-Speicher
DE112020005737T5 (de) Verfahren zur Herstellung eines Funktionschips, der geeignet ist, mit Drahtelementen zusammengebaut zu werden
DE112019005745T5 (de) Halbleiterbauelement
EP1129485A1 (de) Elektronisches bauelement und verwendung einer darin enthaltenen schutzstruktur
DE4314906A1 (de) Halbleiterbauelement mit Stromanschlüssen für hohe Integrationsdichte
EP1118122B1 (de) Integrierte schaltungsanordnung und verfahren zu deren herstellung
DE19716791B4 (de) Verfahren zum Herstellen von Kontaktöffnungen in einer mehrschichtigen Halbleiterstruktur
DE102013109590A1 (de) Verfahren zum Bearbeiten eines Wafers und Verfahren zum Zertrennen eines Wafers
DE10344273B4 (de) Verbesserter Kontakt für Speicherzellen
DE10043955A1 (de) Halbleiterchip mit einer Schutzabdeckung und zugehöriges Herstellungsverfahren

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection