DE10324751A1 - Halbleiter-Struktur sowie Herstellungsverfahren einer derartigen Struktur - Google Patents
Halbleiter-Struktur sowie Herstellungsverfahren einer derartigen Struktur Download PDFInfo
- Publication number
- DE10324751A1 DE10324751A1 DE10324751A DE10324751A DE10324751A1 DE 10324751 A1 DE10324751 A1 DE 10324751A1 DE 10324751 A DE10324751 A DE 10324751A DE 10324751 A DE10324751 A DE 10324751A DE 10324751 A1 DE10324751 A1 DE 10324751A1
- Authority
- DE
- Germany
- Prior art keywords
- semiconductor
- layer
- metal
- semiconductor substrate
- layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 85
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 43
- 239000002184 metal Substances 0.000 title claims abstract description 43
- 239000000758 substrate Substances 0.000 title claims abstract description 42
- 238000002161 passivation Methods 0.000 title claims abstract description 14
- 239000000463 material Substances 0.000 title claims abstract description 12
- 230000000087 stabilizing effect Effects 0.000 title claims abstract description 9
- 238000006263 metalation reaction Methods 0.000 title claims abstract description 6
- 238000009413 insulation Methods 0.000 title abstract 3
- 239000011248 coating agent Substances 0.000 title abstract 2
- 238000000576 coating method Methods 0.000 title abstract 2
- 238000000034 method Methods 0.000 claims description 18
- 230000006641 stabilisation Effects 0.000 claims description 17
- 238000011105 stabilization Methods 0.000 claims description 17
- 239000012212 insulator Substances 0.000 claims description 14
- 230000001427 coherent effect Effects 0.000 claims description 4
- 239000002019 doping agent Substances 0.000 claims description 4
- 238000004049 embossing Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 11
- 238000000227 grinding Methods 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P80/00—Climate change mitigation technologies for sector-wide applications
- Y02P80/30—Reducing waste in manufacturing processes; Calculations of released waste quantities
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Eine Halbleiter-Struktur weist ein Halbleitersubstrat (3, 4) auf, auf/in dessen Oberseite eine Struktur aus Halbleiterschichten, Metallschichten bzw. Isolatorschichten (5) aufgebracht/eingeprägt ist. Auf der aufgebrachten/eingeprägten Metall-/Halbleiter-/Isolatorschichtstruktur (5) ist eine möglichst zusammenhängende Stabilisierungsschicht (6, 10) aus Metall und/oder Passivierungsmaterial aufgebracht.
Description
- Die Erfindung betrifft eine Halbleiter-Struktur sowie ein Herstellungsverfahren für eine derartige Struktur und insbesondere eine DMOS-/IGBT-Struktur.
- DMOS-Transistoren sowie IGBT(Insulated Gate Bipolar Transistor)-Transistoren sind bekannte elektronische Bauelemente, die in einer Vielzahl von Elektronikkomponenten Anwendung finden. Eine wichtige charakteristische Größe derartiger Bauelemente ist deren spezifischer Einschaltwiderstand Ron·A (Ron = Einschaltwiderstand; A = Querschnittsfläche des Widerstands). Dieser sollte so niedrig wie möglich gehalten werden, da ein geringer spezifischer Einschaltwiderstand geringe statische Verlustleistungen sowie hohe Stromdichten nach sich zieht. Der spezifische Einschaltwiderstand wird wesentlich durch die Dicke der Halbleitersubstrate (Trägersubstrate) der DMOS-/IGBT-Bauelemente beeinflusst. So beträgt bei neuen Generationen vertikaler DMOS-Transistoren der durch das Halbleitersubstrat bewirkte Anteil am gesamten spezifischen Einschaltwiderstand in etwa 1/4. Man versucht deshalb, die Dicke des Halbleitersubstrats möglichst dünn zu halten, was beispielsweise durch Dünnschleifprozesse an der Unterseite des Halbleitersubstrats erfolgt, nachdem auf/in die Oberseite des Halbleitersubstrats eine Struktur aus weiteren Halbleiterschichten bzw. Metallschichten aufgebracht/eingeprägt worden ist.
- Die Dicke des Halbleitersubstrats für DMOS-Bauelemente kann in den bisherigen Herstellungsverfahren auf die Größenordnung von 100 μm gesenkt werden. Bei IGBTs und Dioden können sogar noch etwas geringere Halbleitersub stratdicken erzielt werden. Problematisch ist jedoch, dass es relativ häufig zu Ausbeuteverlusten aufgrund von gebrochenen Substraten oder Rissen kommen kann, die durch Verspannungen bzw. Verbiegungen des Halbleitersubstrats aufgrund der Dünnschleifprozesse entstehen.
- Die der Erfindung zugrunde liegende Aufgabe ist deshalb, eine Halbleiter-Struktur anzugeben, mit der die Ausbeuteverluste möglichst vermieden werden, ohne auf die Vorteile eines dünnen Halbleitersubstrats verzichten zu müssen; außerdem soll ein dafür geeignetes Herstellungsverfahren geschaffen werden.
- Diese Aufgabe wird erfindungsgemäß durch eine Halbleiter-Struktur gemäß Patentanspruch 1 gelöst. Ferner stellt die Erfindung ein Verfahren zur Herstellung einer Halbleiter-Struktur nach Anspruch 6 bereit. Vorteilhafte Ausgestaltungen bzw. Weiterbildungen des Erfindungsgedankens finden sich in entsprechenden Unteransprüchen.
- Bei der Halbleiter-Struktur handelt es sich vorzugsweise um eine DMOS-/IGBT-Struktur. Die Erfindung ist aber in gleicher Weise wie auf DMOS-Transistoren und IGBT's ganz allgemein auf MOS-Bauelemente, Bipolar-Bauelemente, integrierte Schaltungen (IC's), Dioden, Thyristoren usw. anwendbar.
- Die erfindungsgemäße Halbleiter-Struktur weist ein Halbleitersubstrat auf, auf/in dessen Oberseite eine Struktur aus Halbleiterschichten bzw. Metallschichten bzw. Isolatorschichten aufgebracht/eingeprägt ist. Auf der aufgebrachten/eingeprägten Metall-/Halbleiter-/Isolatorschichtstruktur ist eine möglichst zusammenhängende Stabilisierungsschicht aus Metall und/oder Passivierungsmaterial aufgebracht. Unter „zusammenhängend" soll verstanden werden, dass einerseits keine unerwünsch ten Kurzschlüsse auftreten und andererseits Unterbrechungen kleiner als die Scheibendicke bzw. kleiner als 50 μm sind.
- Durch das Aufbringen einer derartigen Stabilisierungsschicht kann die mechanische Stabilität der Halbleiter-Struktur wesentlich verbessert werden.
- Wird die Halbleiter- und insbesondere DMOS-/IGBT-Struktur daher weiteren Bearbeitungsprozessen, insbesondere Prozessen zur Verringerung der Dicke des Halbleitersubstrats unterworfen, so können Ausbeuteverluste aufgrund gebrochener Halbleitersubstrate oder aufgrund von Rissen weitgehend vermieden werden. Ferner ist es gegenüber den herkömmlichen Herstellungsverfahren möglich, die Dicke des Halbleitersubstrats weiter zu reduzieren, womit der spezifische Einschaltwiderstand weiter verringert werden kann.
- Die Stabilisierungsschicht muss nicht homogen über die gesamte Metall-/Halbleiter-/Isolatorschichtstruktur aufgebracht sein, sondern es sind beliebig strukturierte Stabilisierungsschichten möglich. Wesentlich ist lediglich, dass die Stabilisierungsschicht möglichst weitgehend zusammenhängt, um „Sollbruchstellen" zu vermeiden. Bereits oben wurde erläutert, was unter „möglichst weitgehend zusammenhängt" zu verstehen ist.
- Die Stabilisierungsschicht kann aus beliebigen geeigneten Materialien bestehen. Werden Metalle verwendet, so kann das Aufbringen der Stabilisierungsschicht beispielsweise durch einen galvanischen Prozess sehr kostengünstig erzielt werden. Prinzipiell sind beliebige Metalle verwendbar. Vorzugsweise sollte Kupfer bzw. Aluminium verwendet werden, die sehr gute elektrische bzw. thermische Leitfä higkeiten aufweisen sowie eine Erhöhung der Wärmekapazität bewirken.
- In einer bevorzugten Ausführungsform besteht das Halbleitersubstrat (Trägersubstrat) aus einer homogen dotierten Halbleiterschicht, deren Dotierstoffkonzentration der Dotierstoffkonzentration der Driftstrecke der DMOS-/IGBT-Struktur entspricht. Dies gilt insbesondere für Niedervolt-DMOS-Bauelemente. Unter „Niedervolt" sind Spannungen bis etwa 200 V zu verstehen. Die Dicke des Halbleitersubstrats wird hierbei so gewählt, dass sie gleich oder nur unwesentlich größer als die maximale Ausdehnung einer in der Driftstrecke der Halbleiter- und insbesondere DMOS-/IGBT-Struktur ausbildbaren Raumladungszone ist. Damit kann der übliche Aufbau eines Halbleiter- bzw. DMOS-/IGBT-Trägersubstrats, der im Wesentlichen aus einem hochdotierten n+-Substrat und einer darauf aufgebrachten n-Epi-Schicht besteht, durch eine einzige, homogen dotierte Halbleiterschicht ersetzt werden, was die Herstellungskosten reduziert.
- Gute Ausbeuteraten bei gleichzeitig niedrigem spezifischen Einschaltwiderstand zeigen sich beispielsweise dann, wenn die Dicke der Stabilisierungsschicht ein Drittel der Dicke des Halbleitersubstrats beträgt.
- Die Halbleiter-Struktur kann ein bzw. mehrere Halbleiter-Elemente umfassen. Die oben beschriebenen Vorteile der Erfindung kommen verstärkt dann zur Geltung, wenn mehrere Halbleiter-Elemente auf einem gemeinsamen Halbleitersubstrat (Wafer) in Einem hergestellt werden, wobei die einzelnen Elemente nach Abschluss des Herstellungsverfahrens durch Zersägen des Wafers gewonnen werden.
- Wie bereits oben angedeutet, stellt die Erfindung ein Verfahren zur Herstellung einer erfindungsgemäßen Halb leiter-Struktur bereit. Dieses Verfahren umfasst die folgenden Schritte: Aufbringen/Einprägen einer Struktur aus Halbleiterschichten/Metallschichten/Isolatorschichten auf/in eine Oberseite eines Halbleitersubstrats, Aufbringen einer möglichst zusammenhängenden Stabilisierungsschicht aus Metall und/oder Passivierungsmaterial auf der aufgebrachten/eingeprägten Metall-/Halbleiter-/Isolatorschichtstruktur, und Verringern der Schichtdicke des Halbleitersubstrats auf Basis von Schleif-/Ätzprozessen. Besteht die Schichtstruktur primär aus Metall, dann kann die Stabilisierungsschicht aus Metall gegebenenfalls entfallen, so dass nur eine Metallschicht in geeigneter Dicke abgeschieden wird.
- Beim so genannten SMART-CUT-Verfahren wird Wasserstoff in definierter Tiefe implantiert, die Struktur erhitzt und dabei eine Schicht bis zur implantierten Tiefe abgesprengt. Auch dieses Verfahren ist anwendbar.
- Vorzugsweise wird die Schichtdicke des Halbleitersubstrats so gedünnt, dass die Schichtdicke der Stabilisierungsschicht ein Drittel der Schichtdicke des Halbleitersubstrats beträgt, jedoch sind auch beliebige andere Schichtdicken-Verhältnisse denkbar. Wie bereits erwähnt, kommen die erfindungsgemäßen Vorteile verstärkt dann zum Tragen, wenn mehrere Halbleiter-Elemente gleichzeitig auf/in einem gemeinsamen Halbleitersubstrat ausgebildet werden.
- Wie in der vorangehenden Beschreibung deutlich geworden ist, ist ein wesentlicher Aspekt der Erfindung, die Gesamtdicke einer Halbleiter-Struktur nicht wesentlich zu verändern, sondern eine ohnehin benötigte Metallisierungsschicht bzw. Passivierungsschicht wesentlich dicker als bisher aufzubringen und gleichzeitig das Halbleitersubstrat entsprechend zu dünnen.
- Die Erfindung wird im Folgenden unter Bezugnahme auf die begleitenden Figuren in beispielsweiser Ausführungsform näher erläutert. Es zeigen:
-
1 ein erstes Ausführungsbeispiel einer DMOS-Struktur als Beispiel der erfindungsgemäßen Halbleiterstruktur und -
2 ein zweites Ausführungsbeispiel einer erfindungsgemäßen Halbleiter-Struktur. - Im Folgenden soll das Herstellungsverfahren einer ersten Ausführungsform anhand einer DMOS-Struktur als Beispiel einer Halbleiter-Struktur näher beschrieben werden.
- In mehreren ersten Prozessschritten wird eine DMOS-Struktur
1 hergestellt, die eine Drain-Metallisierung2 , ein n+-Substrat3 , eine n-Epi-Schicht4 sowie eine auf der n-Epi-Schicht4 aufgetragene bzw. in die n-Epi-Schicht4 eingeprägte Metall-/Halbleiter-/Isolatorschichtstruktur5 aufweist. In einem Idealfall enthält die Struktur5 kein Metall sondern nur Halbleiter- und Isolatorschichten. - Auf die Metall-/Halbleiter-/Isolatorschichtstruktur
5 wird in einem zweiten Prozessschritt eine homogene Stabilisierungsschicht6 aus Metall aufgebracht. In einem dritten Prozessschritt wird in die Metallschicht6 eine Struktur hineingeätzt, wobei die so strukturierte Metallschicht vorzugsweise zusammenhängend ist. Die durch die Strukturierung weggeätzten Metallbereiche71 bis75 werden mit einem Passivierungsmaterial (z. B. einem Isolator) gefüllt. Die Kombination aus strukturierter Metallschicht6 und Passivierungsmaterial (gefüllte Metallbereiche71 bis75 ) bilden die Stabilisierungsschicht. - Im Folgenden soll das Herstellungsverfahren einer zweiten Ausführungsform einer DMOS-Struktur als Beispiel einer erfindungsgemäßen Halbleiter-Struktur näher beschrieben werden. Dabei sind einander entsprechende Bauteile mit denselben Bezugszeichen gekennzeichnet.
- In mehreren ersten Prozessschritten wird eine DMOS-Struktur
1 hergestellt, die zunächst ein n+-Substrat3 , eine n-Epi-Schicht4 sowie eine auf der n-Epi-Schicht4 aufgetragene bzw. in die n-Epi-Schicht4 eingeprägte Metall-/Halbleiterschichtstruktur5 aufweist. - Auf die Metall-/Halbleiterschichtstruktur
5 wird in einem zweiten Prozessschritt eine homogene Metallschicht8 aufgebracht. In einem dritten Prozessschritt wird in die Metallschicht8 eine Struktur hineingeätzt, sodass mehrere Metallschichtbereiche81 bis86 entstehen, wobei die so strukturierte Metallschicht8 vorzugsweise zusammenhängend ist. Durch die Strukturierung weggeätzte Metallbereiche91 bis95 werden mit einem Passivierungsmaterial (z. B. einem Isolator) gefüllt. Auf die so entstandenen Oberflächen der Metallschicht8 und die Oberflächen der Passivierungsmaterialbereiche wird eine zusätzliche Passivierungsschicht10 aufgetragen, so dass ein zusammenhängendes Gebiet aus Passivierungsmaterial entsteht, das mehrere der Metallschichtbereiche81 bis86 miteinander verbindet. - Im ersten Ausführungsbeispiel wird die Stabilisierungsschicht im Wesentlichen durch die Metallschicht
6 selbst gebildet, wohingegen im zweiten Ausführungsbeispiel die Stabilisierungsschicht im Wesentlichen durch die Passivierungsschicht10 gebildet wird. - Nach Aufbringen der Stabilisierungsschicht kann die Dicke des n+-Substrats
3 in beiden Ausführungsformen jeweils gedünnt werden, um eine Verringerung des spezifischen Einschaltwiderstands zu erzielen. Vorzugsweise wird die Dicke der Stabilisierungsschichten jeweils so gewählt, dass diese ein Drittel der Dicke der Summe der Schichtdicken der n-Epi-Schicht4 sowie des n+-Substrats3 nach Dünnung beträgt. Auf der Rückseite wird optional eine Kontaktimplatation durchgeführt. - Nach der Dünnung durch beispielsweise Schleifen wird sodann in der zweiten Ausführungsform eine Drain-Metallisierung
2 aufgetragen. - Die absoluten Schichtdicken der Stabilisierungsschicht hängen stark von den Ausführungsformen der jeweiligen Bauteile ab. Typische Schichtdicken können für die Stabilisierungsschichten
6 ,10 beispielsweise im Bereich von 30 bis 300 μm liegen. Bevorzugte Dickebereiche von den dazu korrespondierenden Halbleiterschichten3 ,4 liegen zwischen 0 bzw. nahezu 0 und 150 μm für die Schichten3 und zwischen 1μm und 150 μm für die Schichten4 . Die Erfindung ist jedoch nicht auf diese Dickebereiche beschränkt. - Nach Herstellen der oben beschriebenen Strukturen können die einzelnen DMOS-Elemente (durch Bezugszeichen A und B gekennzeichnet) durch Zersägen entlang einer Achse
11 gewonnen werden. - Das Erfindung ist nicht auf DMOS-/IGBT-Bauteile beschränkt. Das Aufbringen einer Stabilisierungsschicht kann auf sämtliche halbleiterbasierende Elektronikbauteile angewandt werden.
Claims (8)
- Halbleiter-Struktur, mit einem Halbleitersubstrat (
3 ,4 ), auf/in dessen Oberseite eine Struktur aus Halbleiterschichten Metallschichten, beziehungsweise Isolatorschichten (5 ) aufgebracht/eingeprägt ist, dadurch gekennzeichnet, dass auf der aufgebrachten/eingeprägten Metall-/Halbleiter-/Isolatorschichtstruktur (5 ) eine möglichst zusammenhängende Stabilisierungsschicht (6 ,10 ) aus Metall und/oder Passivierungsmaterial aufgebracht ist. - Halbleiter-Struktur nach Anspruch 1, dadurch gekennzeichnet, dass für eine Niedervolt-DMOS-Struktur das Halbleitersubstrat eine homogen dotierte Halbleiterschicht ist, deren Dotierstoffkonzentration der Dotierstoffkonzentration der Driftstrecke (
4 ) der Halbleiter-Struktur entspricht. - Halbleiter-Struktur nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Dicke des Halbleitersubstrats (
3 ,4 ) gleich oder nur unwesentlich größer als die maximale Ausdehnung einer in der Driftstrecke (4 ) ausbildbaren Raumladungszone ist. - Halbleiter-Struktur nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Dicke der Stabilisierungsschicht (
6 ,10 ) ein Drittel oder mehr der Dicke des Halbleitersubstrats (3 ,4 ) beträgt. - Halbleiter-Struktur nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Halbleiter-Struktur mehrere Halbleiter-Elemente (A, B) umfasst, die auf/in einem gemeinsamen Halbleitersubstrat (
3 ,4 ) ausgebildet sind. - Verfahren zur Herstellung einer Halbleiter-Struktur nach einem der Ansprüche 1 bis 5, mit den folgenden Schritten: – Aufbringen/Einprägen einer Struktur aus Halbleiterschichten/Metallschichten/Isolatorschichten (
5 ) auf/in eine Oberseite eines Halbleitersubstrats (3 ,4 ), – Aufbringen einer zusammenhängenden Stabilisierungsschicht (6 ,10 ) aus Metall und/oder Passivierungsmaterial auf der aufgebrachten/eingeprägten Metall-/Halbleiter-/Isolatorschichtstruktur (5 ), – Verringern der Schichtdicke des Halbleitersubstrats. - Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Schichtdicke der Stabilisierungsschicht (
6 ,10 ) ein Drittel oder mehr der Schichtdicke des Halbleitersubstrats (3 ,4 ) beträgt. - Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die Halbleiter-Struktur mehrere Halbleiter-Elemente (A, B) umfasst, die auf/in einem gemeinsamen Halbleitersubstrat (
3 ,4 ) ausgebildet werden.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10324751A DE10324751B4 (de) | 2003-05-30 | 2003-05-30 | Verfahren zur Herstellung einer Halbleiter-Struktur mit einem Halbleitersubstrat und mit diesem Verfahren hergestellte Halbleiter-Struktur |
US10/855,794 US7253471B2 (en) | 2003-05-30 | 2004-05-27 | Semiconductor structure having thick stabilization layer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10324751A DE10324751B4 (de) | 2003-05-30 | 2003-05-30 | Verfahren zur Herstellung einer Halbleiter-Struktur mit einem Halbleitersubstrat und mit diesem Verfahren hergestellte Halbleiter-Struktur |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10324751A1 true DE10324751A1 (de) | 2005-01-05 |
DE10324751B4 DE10324751B4 (de) | 2009-01-22 |
Family
ID=33494780
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10324751A Expired - Fee Related DE10324751B4 (de) | 2003-05-30 | 2003-05-30 | Verfahren zur Herstellung einer Halbleiter-Struktur mit einem Halbleitersubstrat und mit diesem Verfahren hergestellte Halbleiter-Struktur |
Country Status (2)
Country | Link |
---|---|
US (1) | US7253471B2 (de) |
DE (1) | DE10324751B4 (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7659611B2 (en) | 2005-11-15 | 2010-02-09 | Infineon Technologies Ag | Vertical power semiconductor component, semiconductor device and methods for the production thereof |
US7667326B2 (en) | 2006-04-20 | 2010-02-23 | Infineon Technologies Ag | Power semiconductor component, power semiconductor device as well as methods for their production |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060273384A1 (en) * | 2005-06-06 | 2006-12-07 | M-Mos Sdn. Bhd. | Structure for avalanche improvement of ultra high density trench MOSFET |
US7635637B2 (en) * | 2005-07-25 | 2009-12-22 | Fairchild Semiconductor Corporation | Semiconductor structures formed on substrates and methods of manufacturing the same |
US7635635B2 (en) * | 2006-04-06 | 2009-12-22 | Fairchild Semiconductor Corporation | Method for bonding a semiconductor substrate to a metal substrate |
DE102007008777B4 (de) | 2007-02-20 | 2012-03-15 | Infineon Technologies Austria Ag | Halbleiterbauelement mit Zellenstruktur und Verfahren zur Herstellung desselben |
US8101500B2 (en) | 2007-09-27 | 2012-01-24 | Fairchild Semiconductor Corporation | Semiconductor device with (110)-oriented silicon |
WO2009101927A1 (ja) * | 2008-02-13 | 2009-08-20 | Tokyo Electron Limited | マイクロ波プラズマ処理装置の天板、プラズマ処理装置およびプラズマ処理方法 |
US8039877B2 (en) * | 2008-09-09 | 2011-10-18 | Fairchild Semiconductor Corporation | (110)-oriented p-channel trench MOSFET having high-K gate dielectric |
US8561659B2 (en) * | 2009-08-24 | 2013-10-22 | The Goodyear Tire & Rubber Company | Tire and electronic device assembly |
CN104253154A (zh) * | 2013-06-28 | 2014-12-31 | 无锡华润上华半导体有限公司 | 一种具有内置二极管的igbt及其制造方法 |
WO2015187583A1 (en) | 2014-06-03 | 2015-12-10 | Endoclear Llc | Cleaning devices, systems and methods |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5602046A (en) * | 1996-04-12 | 1997-02-11 | National Semiconductor Corporation | Integrated zener diode protection structures and fabrication methods for DMOS power devices |
DE10043955A1 (de) * | 2000-09-06 | 2002-04-04 | Infineon Technologies Ag | Halbleiterchip mit einer Schutzabdeckung und zugehöriges Herstellungsverfahren |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5665996A (en) * | 1994-12-30 | 1997-09-09 | Siliconix Incorporated | Vertical power mosfet having thick metal layer to reduce distributed resistance |
JP4053647B2 (ja) * | 1997-02-27 | 2008-02-27 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
US6404025B1 (en) * | 1997-10-02 | 2002-06-11 | Magepower Semiconductor Corp. | MOSFET power device manufactured with reduced number of masks by fabrication simplified processes |
DE19750167B4 (de) * | 1997-11-12 | 2006-08-31 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Verfahren zur Herstellung integrierter Schaltkreise |
US6649973B2 (en) * | 2001-03-28 | 2003-11-18 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing the same |
DE10122324A1 (de) * | 2001-05-08 | 2002-11-14 | Philips Corp Intellectual Pty | Flexible integrierte monolithische Schaltung |
-
2003
- 2003-05-30 DE DE10324751A patent/DE10324751B4/de not_active Expired - Fee Related
-
2004
- 2004-05-27 US US10/855,794 patent/US7253471B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5602046A (en) * | 1996-04-12 | 1997-02-11 | National Semiconductor Corporation | Integrated zener diode protection structures and fabrication methods for DMOS power devices |
DE10043955A1 (de) * | 2000-09-06 | 2002-04-04 | Infineon Technologies Ag | Halbleiterchip mit einer Schutzabdeckung und zugehöriges Herstellungsverfahren |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7659611B2 (en) | 2005-11-15 | 2010-02-09 | Infineon Technologies Ag | Vertical power semiconductor component, semiconductor device and methods for the production thereof |
DE102005054872B4 (de) * | 2005-11-15 | 2012-04-19 | Infineon Technologies Ag | Vertikales Leistungshalbleiterbauelement, Halbleiterbauteil und Verfahren zu deren Herstellung |
US7667326B2 (en) | 2006-04-20 | 2010-02-23 | Infineon Technologies Ag | Power semiconductor component, power semiconductor device as well as methods for their production |
Also Published As
Publication number | Publication date |
---|---|
US7253471B2 (en) | 2007-08-07 |
DE10324751B4 (de) | 2009-01-22 |
US20050017291A1 (en) | 2005-01-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE19704996C2 (de) | Verfahren zur Herstellung eines IGBT-Bauelementes | |
DE60132994T2 (de) | Verfahren zur herstellung eines leistungs-mosfets | |
DE102010042381B4 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung | |
DE10165053B4 (de) | Verfahren zur Herstellung eines Halbleiterbauelements mit hoher Durchbruchsspannung | |
DE3334333A1 (de) | Verfahren zur herstellung eines mos-einrichtung mit selbstjustierten kontakten | |
DE2726003A1 (de) | Verfahren zur herstellung von mis- bauelementen mit versetztem gate | |
DE19533956A1 (de) | Leistungshalbleitervorrichtung | |
DE102019128268A1 (de) | Verfahren zum reduzieren von durchschlagausfällen in einem mim-kondensator | |
DE10324751B4 (de) | Verfahren zur Herstellung einer Halbleiter-Struktur mit einem Halbleitersubstrat und mit diesem Verfahren hergestellte Halbleiter-Struktur | |
EP0981155A2 (de) | Verfahren zur Herstellung einer Halbleiter-Isolationsschicht und eines diese Halbleiter-Isolationsschicht enthaltenden Halbleiterbauelements | |
DE19757269B4 (de) | Verfahren zur Herstellung eines Silicium-Auf-Isolator-Halbleitersubstrats | |
DE1959895A1 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
EP0071916B1 (de) | Leistungs-MOS-Feldeffekttransistor und Verfahren zu seiner Herstellung | |
DE2109928A1 (de) | Feldeffekt Transistor | |
DE102004041904B4 (de) | Verfahren zur Einstellung eines Serienwiderstandes am Gate eines Leistungstransistors | |
DE2132034A1 (de) | Verfahren zur Herstellung von Zwischenverbindungen fuer elektrische Baueinheiten auf Festkoerpern | |
DE102018102949B4 (de) | Verfahren zur herstellung einer leistungs-halbleitervorrichtung | |
EP3958302A1 (de) | Bodenplatte für ein halbleitermodul und verfahren zum herstellen einer bodenplatte | |
DE2111633A1 (de) | Verfahren zur Herstellung eines Oberflaechen-Feldeffekt-Transistors | |
DE102021134457A1 (de) | Verfahren und strukturen zum kontaktieren des abschirmleiters in einer halbleitervorrichtung | |
DE2136509A1 (de) | Halbleitervorrichtung | |
DE19922802B4 (de) | Verfahren zur Herstellung eines vertikal doppelt diffundierter MOSFETS | |
DE102007041191B4 (de) | Verfahren zur Herstellung eines MOSFET-Bauteils des Trench Gate-Typs sowie MOS-Feldeffekttransistor | |
DE4438658C2 (de) | Halbleitereinrichtung mit hoher Durchbruchspannung und Verfahren zum Herstellen derselben | |
DE2806410A1 (de) | Halbleiteranordnung und verfahren zu deren herstellung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |