DE2806410A1 - Halbleiteranordnung und verfahren zu deren herstellung - Google Patents

Halbleiteranordnung und verfahren zu deren herstellung

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Description

Halbleiteranordnung und Verfahren zu deren Herstellung
Die Erfindung betrifft eine Halbleiteranordnung in isolierter planarer Bauweise sowie ein Verfahren zu deren Herstellung.
Mit dem Aufkommen komplementärer Metall-Oxid-Siliciumhalbleiteranordnungen (CMOS) wurde es offensichtlich, daß ein solcher Aufbau auf einem Siliciumsubstrat unerwünscht ist, da Feldeffektanordnungen mit einer P-leitenden Kanalstrecke und einer N-leitenden Kanalstrecke über das gemeinsame Siliciumsubstrat elektrisch miteinander verbunden sind. Der Aufbau von CMOS-Halbleiteranordnungen auf einem Saphir-Substrat führte zu der gewünschten Isolierung der Elemente mit P-leitender Kanalstrecke und N-leitender Kanalstrecke infolge des verwendeten Saphir Substrats. Es hat sich jedoch gezeigt, daß der Aufbau von Halbleiteranordnungen auf einem Saphirsubstrat zusätzliche Schwierigkeiten bereitet, die sich ungünstig auf die Ausbeute auswirken.
Der Aufbau einer CMOS-Halbleiteranordnung auf einem Saphirsubstrat nach einem bekannten Verfahren ist in Fig. 1 dargestellt, welche auf einem Saphirsubstrat 56 Siliciuminseln 50 mit Source-Bereichen 52 und
Fs/mü Drain-
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Drain-Bereichen. 54 sowie Gate-Bereichen 55 zeigt, die gegeneinander isoliert auf dem Substrat angeordnet sind. Der Schnitt längs der Linie Π-Π der Fig. 1, welcher in Fig. 2 dargestellt ist, verläuft durch den Gate-Bereich 55 eines dieser Halbleiteranordnungen. Eine dünne Silicium-Dioxidschicht stellt das Gate-Oxid 58 dar, welches zwischen die Silicium -insel 50 und die Metallelektrode 60 geschichtet ist. Sowohl das Gate-Oxid 58 als auch die Metallelektrode 60 erstrecken sich über die Kante 62 der Siliciuminsel 50. Wahrend sich die Metallelektrode 60 bis zur Oberfläche 64 des Saphirsubstrats 56 erstreckt, verläuft das Gate-Oxid 58 typischerweise nicht in seiner Gesamtheit bis zur Oberfläche des Saphirsubstrats 56, und zwar aufgrund des unvollständigen Wachstums während der Oxidation. Durch dieses unvollständige Wachsen des Gate-Oxid 58 entsteht häufig ein schmaler Spalt 66 zwischen dem Gate-Oxid und der Oberfläche 64 des Saphirsubstrats 56, in welchen Metall der Metallelektrode 60 beim Aufbringen eindringt. Dieser Spalt 66 stellt einen Schwachbereich dar, in welchem das Gate-Oxid durchbrochen werden kann, so daß Kurzschlüsse zwischen der Metallelektrode 60 und der Siliciuminsel 50 häufig auftreten. Diese Durchbrüche an der Kante 62 der Siliciuminsel 50 werden auch durch das verhältnismäßig hohe elektrische Feld im Kantenbereich 62 begünstigt.
Der Aufbau der Halbleiteranordnung gemäß den Fig. 1 und 2 führt auch zu zusätzlichen Schwierigkeiten während der Maskierschritte, während welchen eine Fokussierung auf die Oberfläche der Siliciuminsel 50 und die Oberfläche des Saphirsubstrats 56 erforderlich ist. Wegen des begrenzten Tiefenschärfebereiches ist es äußerst schwierig, die Fokussierung derart einzustellen, daß die Maske auf beiden Niveaus scharf abgebildet wird. Bereits daraus läßt sich erkennen, daß infolge der Auflösungsschwierigkeiten Unregelmäßi gkeiten bei der abgebildeten Struktur entstehen können, die insbesondere zu metallischen Brücken bzw. Kurzschlüssen führen
können.
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Sort.:. JBr . *· VUUTIW unser Zeichen: WS108P-1729
können. -
Für MOS-Transistoren oder CMOS-Halbleiteranordnungen ist es wünschenswert, daß der Abstand der Gate-Bereiche so konstant wie möglich ist, da die Herstellung der Gate-Oxide in der Regel unter Verwendung einer . einzigen Maske erfolgt. Bei bekannten Herstellungsverfahren kann eine fehlerhafte Ausrichtung zwischen zwei Gate-Bereichen häufig vorkommen, so daß sieh über dem Source- und Drain-Bereich Metallansammlungen ergeben können, welche eine Vergrößerung der Überlappungskapazität und eine Verringerung der oberen Grenzfrequenz mit sich bringen.
Die Arbeitsweise von N-leitenden Halbleiteranordnungen kann durch strählungsinduzierte Ladung in das Saphirsubstrat erheblich beeinflußt werden. In einer strahlungs intensiven Umgebung eignet sich der Saphir positive Ladung an, welche in der Nähe der Saphir-Siliciumgrenzschicht lokalisiert ist. Diese positive Ladung bewirkt eine Verschiebung der negativen Ladung zur Grenzschicht im Silicium, wodurch ein Rückflußkanal für die Elektronen entsteht, der von dem.normalen auf der Oberfläche liegenden Gate nicht kontrolliert wird. Dieser Rückflußkanal tritt bei den bekannten Anordnungen häufig auf, wodurch die Funktionsweise von Halbleiteranordnungen mit N-leitender Kanalstrecke nachteilig beeinflußt wird.
Bei dem Aufbau einer MOS-Halbleiteranordnung ist die Überlappung des Gate-Oxids über den Source- und Drain-Bereich kritisch. Beim bekannten Stand der Technik wird ein vergrößertes Gate-Fenster erforderlich, um eine Fehlausrichtung zu kompensieren und um sicherzustellen, daß der dünne Gate-Bereich sowohl den Source- als auch den Drain-Bereich überlappt.. Wie bereits erwähnt, ergibt sich daraus eine größere Überlappungskapazität und eine Verringerung der oberen Grenzfrequenz der Halbleiteranordnung.
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Der Erfindung liegt deshalb die Aufgabe zugrunde, eine Halbleiteranordnung und ein Verfahren zu deren Herstellung zu schaffen, bei der auf einem Saphirsubstrat Siliciuminseln angeordnet sind, wobei die einzelnen Anordnungen ohne querverlaufende Stufenkanten bzw. Spalten an den Randbereichen der Siliciuminseln miteinander verbunden werden können und die Oberfläche der Siliciuminseln sowie des zwischen diesen liegenden Bereiches im wesentlichen im gleichen Niveau über dem Saphirsubstrat verlaufen, um Tiefenschärfenfehler während der Maskier schritte auszuschalten. Insbesondere soll erreicht werden, daß eine Vergrößerung der Gate-Kapazität infolge einer Fehlausrichtung der Maske vermieden wird, und daß kein Rückflußkanal bei Halbleiteranordnungen mit N-leitender Kanalstrecke entsteht, wenn infolge von ionisierender Strahlung Ladung im Saphirsubstrat induziert wird.
Ausgehend von einer Halbleiteranordnung mit auf einem isolierenden Substrat ausgebildeten Inselbereichen, zwischen welchen ein isolierendes Material ausgebildet ist, wird diese Aufgabe erfindungsgemäß dadurch gelöst, daß das isolierende Material im wesentlichen bis zur gleichen Höhe wie die Inselbereiche aufgebaut ist.
Das Verfahren zur Herstellung von Halbleiteranordnungen mit auf einem isolierenden Substrat ausgebildeten Inselbereichen, zwischen welchen ein isolierendes Material ausgebildet ist, wobei das isolierende Material eine der Maskierung dienende Struktur trägt, sieht erfindungs gemäß vor, daß die freigelegten Bereiche des Halbleitermaterials bis zur Oberfläche des darunterliegenden isolierenden Substrats oxidiert werden.
Dieses Verfahren läuft im wesentlichen derart ab, daß zunächst ein Halbleiteraufbau geschaffen wird, bei dem das isolierende Material auf dem aus einem Saphir bestehenden isolierenden Substrat die Halbleiterinselbereiche umgibt und aus einem Siliciumdioxid besteht. Die Ober-
fläche
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fläche dieses Siliciumdioxidbereiches verläuft etwa in der Ebene der Oberfläche der Inselbereiche, so daß sich eine im wesentlichen planar e Struktur ergibt. Mit Hilfe des Verfahrens können Halbleiteranordnungen und insbesondere Transistoren mit P-leitender und N-leitender Kanalstrecke geschaffen werden, bei denen die Notwendigkeit der Kompensation einer Maskenfehlausrichtung bei nachfolgenden Maskier -schritten entfällt. Durch die Verfahrensschritte wird der Leckeffekt aufgrund eines Rückflußkanales verringert, indem eine hohe Konzentration eines P-leitenden Dotierungsmateriales im Bereich der Grenzschicht zwischen dem Saphir und dem darüberliegenden Silicium implantiert wird. Damit wird der Einfluß positiver Ladung infolge von Strahlungseinflüssen sehr stark reduziert. Das Verfahren gewährleistet auch eine quasi Selbstausrichtung für die Anbringung des Gate-Oxids, in dem eine zwischengelegte Siliciumnitridschicht verwendet wird, wodurch sich die IJberlappungskapazitäten wesentlich verringern und die obere Grenzfrequenz der Halbleiteranordnungen wesentlich erhöhen läßt.
Die Vorteile und Merkmale der Erfindung ergeben sich auch aus der nachfolgenden Beschreibung eines Ausführungsbeispieles in Verbindung mit den Ansprüchen und der Zeichnung. Es zeigen:
Fig. 1 eine vereinfachte perspektivische Darstellung zweier CMOS-Transistoren auf einem isolierenden Substrat nach dem Stand der Technik;
Fig. 2 einen. Schnitt längs der Linie II-Π der Fig. 1;
Fig. 3 bis 17 Schnitte durch Halbleiteranordnungen in den einzelnen Verfahrens zuständen bei der Herstellung von CMOS-HaIbleiteranordnungen auf einem Saphirsubstrat.
Mit
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Mit Hilfe des im einzelnen nachfolgend näher erläuterten Verfahrens können Halbleiteranordnungen geschaffen werden, bei denen die Oxidfehler an den Kanten der Siliciuminseln und die Kurzschlüsse im Bereich des Saphirsubstrats wesentlich unterdrückt werden können, um die Ausbeute bei der Herstellung zu verbessern, indem die Siliciuminseln mit einen, isolierenden Material umgeben werden, das etwa bis zur selben Höhe wie die Oberfläche der Siliciuminseln aufgefüllt ist. Dadurch ergibt sich eine im wesentlichen planare obere Oberfläche.
In den Fig. 3 bis 7 sind einzelne Verfahr ens stufen dargestellt, welche bei der Herstellung eines solchen Aufbaus durchlaufen werden. Gemäß Fig. 3 wird auf einem Saphirsubstiat 72 eine Halbleiterschicht 70 aufgebracht, die typisclierweise aus Silicium besteht, welches leicht N-dotiert ist und bei einer Dicke zwischen etwa 0, 1 ,um und 1,5 ,um einen Widerstand vom etwa 4 bis etwa 8 Ohm-cm hat. Gemäß Fig. 4 wird auf dieser Siliciumschicht 70 eine dünne Siliciumdioxidschicht 74 mit einer Dicke von etwa 100 A aufgewachsen und über dieser eine Siliciumnitridschicht 7G angeordnet. Die dünne Siliciumdioxidschicht 74 dient der Verringerung der Oberilächenspannungen zwischen der Siliciumschicht 70 und der Siliciumnitridschicht 7G. Diese Siliciumdioxidschicht 74 kann weggelassen werden, wenn eine Verringerung der Oberflächenspannungen nicht erforderlich ist. Über dieser Siliciumnitridschicht 76 wird eine weitere Siliciumdioxidschicht 78 mit einer Dicke von etwa 5000 A ausgebildet. Mit Hilfe einer Photoresistschicht, welche auf dem Aufbau gemäß Fig. 4 angebracht wird, und einer Belichtung durch eine Maske werden in herkömmlicher Weise freistehende Bereiche geschaffen, auf welchen die Siliciumdioxidschicht 78 liegt. Mit Hilfe eines Ätzmittels wird die Siliciumdioxidschicht 78 bis zur Siliciumnitridschicht 76 entfernt. Nach dem Entfernen der Photoresistschicht werden diejenigen Teile der
Silicium-
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Siliciumnitridschicht 76 weggeätzt, welche von den verbleibenden Siliciumoxidschichtbereichen 78 nicht abgedeckt sind. Nach diesem Verfahrens schritt ergibt sich der Aufbau gemäß Fig. 5, bei dem blockartige Bereiche übereinanderliegend aus der Oxidschicht 74, der Siliciumnitridschicht und der Silieiumdioxidschicht 78 auf der Siliciumschicht 70 ausgebildet sind. Von diesem Zustand ausgehend wird nunmehr die als Maske dienende Siliciumdioxidschicht 78 entfernt.
Die erwähnte Siliciumdioxidschicht 78, welche zur Maskierung der Siliciumnitridschicht 76 dient, kann vermieden werden, wenn andere bekannte photolithographische Verfahren benutzt werden, um die Siliciumnitridschicht 76 unter Ausbildung des gewünschten Musters wegzuätzen.
Nach der Beseitigung der für Maskierzwecke verwendeten Siliciumdioxidschicht 78 wird ein Oxidations schritt durchgeführt. Mit Hilfe dieses Oxidationsschrittes wird das Silicium zwischen den aus den Siliciumdioxidschichten 74 und Siliciumnitridschichten 76 gebildeten Blöcken in Siliciumdioxid umgewandelt. In Fig. 6 ist der Aufbau nach dieser Oxidation dargestellt und läßt erkennen, daß zwischen den umgewandelten Siliciumdioxidbereichen 80 Siliciuminseln 70 verbleiben. Im Interesse eines planaren Aufbaus wird dafür gesorgt, daß die Oberfläche der Siliclumdioxidbereiche 80 etwa auf demselben Niveau wie die Oberfläche der Siliciuminseln 70 liegt und diese Oberflächen etwa den gleichen Abstand von dem Saphirsubstrat 72 haben. Wegen der Volumenvergrößerung bei der Umwandlung von Silicium in Siliciumdioxid mit Hilfe der geläufigen Technologie wird es notwendig, die Oxidation dieser Bereiche in zwei getrennten Verfahrensschritten durchzuführen. Im ersten Verfahrens schritt wird etwa die Hälfte der Siliciumschicht oxidiert und der oxidierte Bereich entfernt, um dann in einem zweiten Verfahrensschritt, die Oxidation des verbleibenden Siliciums bis zum Saphirsubstrat vorzuneh men. Als Alt er na ti ν verfahr en könnten die freiliegenden Siliciumbereichc:
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etwa bis zur halben Höhe ihrer Ausgangsstärke abgetragen werden, so daß sich durch die anschließende Oxidation dos verbleibenden Siliciums ein Siliciumdioxidbereich ergibt, der sich etwa bis zur gleichen Höhe der anfänglichen Schichtdicke des Siliciums erstreckt.
In Fig. 7 ist der Aufbau dargestellt, nach dem die Siliciumnitridschicht entfernt wurde. Man kann erkennen, daß damit eine nahezu planare Halbleiteranordnung erhalten wird. Da sich die Oberflächen der Siliciumdioxidbereiche 80 etwa in demselben Niveau über dem Saphirsubstrat 72 wie die Siliciuminseln 70 befinden, ergeben sich an den Kanten 7Γ) der Silicium inseln 70 im wesentlichen geringfügige Höhenunterschiede. Am Übergangsbereieh 77 zu der Oberfläche des Saphirsubstrats 72 werden die eingangs erwähnten Spalte vermieden, da nunmehr das Gate-Oxid im wesentlichen planar das isolierende Material umgibt. Da ferner die Oberfläche der Siliciuminseln 70 etwa in der Ebene der Oberflächen der Siliciumdioxidbereiehe 80 verlaufen, d.h. eine im wesentlichen nahezu ebene Oberflächenstruktur erhalfen wird, entstehen beim Maskieren für die nachfolgenden Verfahrensschritte praktisch keine Tiefenschärfeprobleme, d. h. eine Abbildung mit sehr guter Auflösung.
In den Fig. 8 bis 13 sind einzelne Verfahrensschritte dargestellt, mit denen unter Verwendung einer selbstausrichtenden Diffusion eine? im wesentlichen genaue Ausrichtung zwischen Transistoren mit einem N-leitenden Kanalbereich und einem P-leitenden Kanalbereich in einem CMOS-Aufbau erzielt wird. Ausgehend von einer im wesentlichen ebenen Sturktur, wie sie in Fig. 7 dargestellt wird, werden in weiteren Verfahrenssehritten eine Siliciumnitridschicht 90 und eine Siliciumdioxidschicht 92 über der Oxidschicht 74 und den Siliciumdioxidbereichen 80 aufgebaut, so daß sich ein Schichtaufbau gemäß Fig. 8 ergibt. Unter Verwendung einer Maskiertechnik werden aus der Oxidschicht 92 über denjenigen Bereichen, die die Source- und Drainbereiche bilden sollen, Fenster herausgeätzt. Als Ergebnis gibt sich der Aufbau gemäß Fig. 9 mit den
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Fenstern 94.
Anschließend werden Teile der Siliciumnitridschicht 90 und der Siliciumdioxidschicht 74 durch Ätzen entfernt, so daß die Oberfläche der Siliciuminseln 70 in den entsprechenden Bereichen freigelegt wird. An diesen Verfahr ens schritt schließt die Entfernung der Siliciumdioxidschicht 92 an. Die Verwendung der Siliciumdioxidschicht 92 als Maske zur Ätzung der Siliciumnitridschicht 90 wird jedoch nicht bei allen bekannten photolithographischen Ätzverfahren benötigt, um die Siliciumnitridschicht 90 bereichsweise zu erhalten und freizulegen. In Fig. 10 ist der Aufbau gezeigt, wie er sich nach den vorausstehend erläuterten Verfahrensschritten ergibt. Die Teile der Siliciumnitridschicht 90, welche sich über den elektrisch isolierenden Siliciumdioxidbereichen 80 befinden, und ebenso auf dem noch vorhandenen Schichtanteil der Siliciumdioxidschichi 74 im Bereich der Siliciuminseln dienen als Maske zum Eindotieren der Source- und Drainbereiche in die Siliciuminseln 70. Aufgrund der erläuterten Maßnahme ergibt sich eine im wesentlichen sehr genaue Ausrichtung der Gate-Bereiche zwischen den Halbleiteranordnungen mit P-leitenden Kanalber eichen.
Die Dotierung der Source- und Drainbereiche kann in herkömmlicher Weise erfolgen. Die sich gemäß einem bevorzugten Verfahren ergebenden Zwischenstrukturen sind in den Fig. 11 bis 13 dargestellt. Danach wird über dem Aufbau gemäß Fig. 10 eine Glasschicht 100 aus einem N-dotierten Siliciumdioxid mit einer Dicke von etwa 5000 A über dem Aufbau gemäß Fig. 10 angebracht. Darüber wird eine Siliciumdioxidschicht 102 gelegt. Diese Siliciumdioxidschicht 102 dient als Diffusionsschutz, um in den nachfolgenden Verfahrens schritten das Ausdiffundieren des N-leitenden Dotierungsmaterials zu verhindern.
In Fig. 12
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In I1Mg. 12 ist dor Aufbau liac-h der Durchführung eines lithographischen Maskierveri'ahrons und dom Wegätzen von Bereichen der Classchichi 100 aus dom N4ei1ondon Siliciumdioxid und der Silieiumdioxidsohiehl in denjenigen Bereichen dargestellt, in welchen die Ilalbleiteranordnungen mit P-leitender Kanalstrecko aufgebaut werden sollen. Über denjenigen für den Aufbau von Halbleitoranordnungen mil N-leitender Kanalstrecke vorgesehenen Siliciuminseln 70n bleibt sowohl die Glasschicht 100 aus dem N-dotierten Siliciumdioxid als auch die Schutzschicht 102 erhalten. Die freigelegten Bereiche der Siliciuminsel 70p stellen den Source- und Drainbereich für die Halbleiteranordnung mit dem P-leitenden Kanalbereich dar.
In der Darstellung gemäß Fig. 13 ist der Aufbau nach dem Aufbringen des P-leitenden Dotierungsmaterials, z. B. Bor, und dem anschließenden Eintreiben des P-leitenden und N-leitenden Dotierungsmaterials sowie das Entfernen aller durch das Dotieren entstehender Schichten dargestellt. Diese Verfahrensschritte sind allgemein bekannt und können auch durch andere Dotierungstechniken ersetzt werden.
In dem Aufbau gemäß Fig. 13 sind die Source- und Drain-Bereiche 110 der Halbleiteranordnung mit N-leitender Kanalstrecke im wesentlichen ganz genau und ohne Verschiebung den Source- und Drainbereichen 112 der Halbleiteranordnung mit der P-leitenden Kanalstrecke zugeordnet, da eine selbstausrichtende Diffusion verwendet wurde. Die nachfolgenden Vorfahrensschritte, wie sie noch beschrieben werden, enthalten keine Maskier - bzw. Ätzschritte, um die Gateisolation herzustellen. Damit wird auch die Notwendigkeit vermieden, den Gate-Bereich zu vergrößern, wie dies beim bekannten Stand der Technik der Fall ist. Aufgrund des Wegfalls eines vergrößerten Gate-Bereiches werden die mit der Überlappung über den Source- und Drainbereich verbundenen Kapazitäten vermieden, was zu einer Erhöhung der oberen Grenzfrequenz der HaIb-
leiter-
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leiteranordnung führt.
In den Fig. 14, 15, 16 und 17 ist der Ilalbleiteraufbau jeweils nach den verbleibenden Verfahrensschritten zinn Fertigstellen einer CMOS-Halbleiteranordnung auf einem Saphirsubstrat dargestellt. Ausgehend von dein Aufbau gemäß Fig. 13 wird zunächst ein Oxidationsschritt durchgeführt, mit welchem eine dicke Feldoxidation 120 auf denjenigen Teilen aufgewachsen wird, welche nicht mit der Siliciumnitridschicht 90 bedeckt sind. Das Oxidwachstum ergibt sich über den Source- und Drainbereichen I K) und entsprechend auch über den Source- und Drain-Bereichen 112. Die Siliciumnitridschicht 90 auf den Siliciuminseln 7On und 70p verhindert das Wachsen einer Siliciumdioxidschicht auf diesen Bereichen, über welchen das Gate ausgebildet werden soll. Dadurch ergibt sich eine Pseudoselbstausrichtung für den Gate-Bereich bezüglich der zugehörigen Source- und Drainbcreiche.
Um die Schwierigkeiten der Rückflußkarialeffekte für Ilalbleiteranordruingen mit N-leitender Kanalstrecke zu verringern, wird eine Konzentration der positiven Ladung in dem Silicium in der Nähe der Grenzschicht zum Saphir-" substrat vorgesehen. Dies wird dadurch erreicht, daß zunächst die verbleibenden Teile der Siliciumnitridschicht 90 entfernt werden und eine Photoresistschicht 130 gemäß Fig. 15 aufgebracht. wird. Durch tune entsprechende Behandlung wird der verbleibende Teil der Siliciumdioxidschicht. 74 bzw. der Gate-Bereich 132 der Halbleiteranordnung mit der N-leitenden Kanalstrecke freigelegt und der entsprechende Gate-Bereich 134 der anderen Halbleiteranordnung mit dem P-leitenden Kanalbereich abgedeckt. Mit Hilfe einer Ionenimplantation wird P-leitendes Material, z. B. Bor, zugeführt und anschließend der Ilalbleiteraufbau geglüht, so daß sich eine Konzentrationsspitze für das P-leitende Dotierungsmaterial in dem Silicium in der Nähe der Grenzschicht zum Saphirsubstrat ergibt. Der Zweck dieser
Maßnahme
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Maßnahme Lsi die Vergrößerung der benötigten st rahleninduzierlen positiven Ladung im Saphir.substrat, bevor ein Rückflußkanal für die negative Ladung vollendet wird, der die Source- und Drainbereiche 110 verbindet. ALs typische Konzentration für das !'-leitende Dotierungs material an der Silieium-Saphirgrenzschieht ist ein Anteil von
17 3
5x10 /fcm' vorgesehen, wobei sich typische Werte an der Siliciumoberfläche in der Größenordnung von 2x10 /cm ergeben können.
FaILs es erwünscht ist, kann die Schwelle der Halbleiteranordnung mit der N-leitenden Kanalsfrecke durch eine zusätzliche Ionenimplantation mit einem !'-leitenden Dotierungsmaterial in der Nähe der Oberfläche des Siliciums im Gate-Bereich 132 geändert werden. Als Alternativmaßnahmen dazu kann auch das Glühen, womit das implantierte Material aktiviert wird, derart ausgeführt werden, daß eine Rückverteilung des implantierten !'-leitenden Dotierungsmaterials zur Oberfläche des Gate-Bereiches 132 hin erfolgt. Jedoch sollte eine solche Rückverteilung auf ein Minimum reduziert werden, um die höchste Konzentration möglichst in der Nähe der Grenzschicht zwischen Silicium und Saphirsubstrat des Gatebereiches 132 aufrechtzuerhalten.
Für den mit der Verfahrenstechnik vertrauten Fachmann kann es wünschenswert sein, die Ionenimplantation im Verfahrensablauf früher vorzunehmen. Dies kann mit einem anschließenden Glühzyklus bei hoher Temperatur dadurch erfolgen, daß auf den Aufbau gemäß Fig. 7 eine Photoresislschicht aufgebracht wird, und durch eine Maskierung mit anschließender Ätzung die Siliciumdioxidschicht 74 und die Siliciuminsel 70 freigelegt, wird, in welcher der MOS-IIalbleiferaufbau mit der N-leitenden Kanalstrecke ausgebildet werden soll.
InFig. IG ist ein CMOS-Halbleiteraufbau nach dem Ätzen der Siliciumdioxidschicht 74 sowie dem Entfernen der Photoresistschicht 130 und der Oxidation zum Aufwachsen des Gate-Oxids 140 dargestellt. Dieses Gate-
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7.806A10
UnsorZerchenWS108P-172i)
Oxid 140 richtet sich praktisch über dem P-Bereieh 132 und dem N-Bereich 134 selbsttätig aus, da die ihnen zugeordneten Gate-Bereiche durch die Oxidbereiche 120 festgelegt werden.
Der endgültige Aufbau einer solchen CMOS-Halbleiteranordnung auf einem Saphirsubstrat 72 ist in Fig. 17 dargestellt. Zur Fertigstellung werden Öffnungen zu den Source- und Drainbereichen 110 bzw. 112 eingeschnitten und durch aufgedampftes Metall Kontaktanschlüsse zu diesen Bereichen sowie die Metallschicht über dem Gate-Oxid 140 hergestellt. Mit Hilfe eines weiteren Maskier- und Atzverfahrens werden schließlich Metallschichten 144 über den Source- und Drain-Bereichen sowie dem Gate-Oxid 140 ausgebildet, wobei eine gewisse Überlappung der Metallschicht 174 über die Feldoxidschicht 120 gegeben ist. Die sich durch diese Überlappung einstellende Kapazität ist von sehr geringem Einfluß wegen der Dicke der Feldoxidschicht 120.
Für den Fachmann geht aus der vorausstehenden Beschreibung der einzelnen Verfahrens schritte klar hervor, daß diese sehr viel umfangreicher und nicht nur für die Herstellung von CMOS-Halbleiteranordnungen auf einem Saphirsubstrat Verwendung finden können. Der Aufbau gemäß Fig. 7, bei dem die Siliciuminseln 70 durch zwischenliegende Süiciumdioxidbereiche 80 gegeneinander isoliert sind, kann beliebig für HaIbleiteranordnungen aus Silicium verwendet werden, welche auf einem Saphirsubstrat aufgebaut sind. Durch den im wesentlichen planaren Aufbau, d. h. die im wesentlichen in einer Ebene liegenden Oberflächen, lassen sich Schwierigkeiten, die aufgrund von Oxidbrüchen oder Oxidspalten an Kanten von Silicium entstehen, wesentlich vermeiden und auch die Qualität aufgebrachter Metallschichten verbessern, wobei gleichzeitig Fokussierungsprobleme weitgehendst ausgeglichen werden, die aufgrund unterschiedlicher Niveauflächen entstehen.
Obwohl die
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FLEUCHAUS & WEHSER
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2 8 O 6 A 1 O „„„„ΖΒ:ιΛβη WS108P- I 729
Obwohl die einzelnen Verfahrens schritte, die zu dem Aufbau gemäß Fig. führen, bei welchem die Source- und Drain-Bereiche 110 der Halbleiteranordnungmit der N-leitenden Kanalstrecke im wesentlichen sehr korrekt bezüglich der Positionierung der Source-und Drain-Bereiche 112 der Halbleiteranordnung mit der P-leitenden Kanalstrecke angeordnet sind, im wesentlichen für die Herstellung von CMOS-Halbleiteranordnungen auf Saphirsubstraten erläutert wurden, können diese beschriebenen Verfahrens schritte für jegliche Halbleiteranordnung Verwendung finden,bei denen die Ausrichtung von Masken auf unterschiedliche Niveaus kritisch ist. Für den Fachmannist es auch ohne weiters erkenntlich, daß die beschriebenen Verfahrensschritte auch bei der Herstellung von Halbleiteranordnungen Verwendung finden können, bei denen nicht von Siliciuminselbereichen ausgegangen wird, sondern bei denen die Halbleiteranordnungen in massiven zusammenhängenden Siliciumkörpern ausgebildet werden.
Der Verfahrensschritt, um die Schwellwertspannung anzuheben, bevor ein Leckeffekt über den Rückflußkanal auftritt, in dem eine hohe Konzentration eines P-leitenden Dotierungsmaterials in die Nähe der Grenzschicht zwischen dem Saphir und dem Silicium implantiert wird, ist auch für die Herstellung beliebiger MOS-Halbleiteranordnungen mit einer N-leitenden Kanalstrecke auf Saphirsubstraten geeignet.
Dies gilt auch für die Verfahrensschritte, die für den sich selbst ausrichtenden Aufbau der Gate-Oxidschicht bezüglich der Source- und Drainbereiche vorgesehen sind und welche für jegliche ATOS- und/oder CMOS-Konfiguration mit einer N-leitenden bzw. P-leitenden Kanalstrecke verwendet werden, unabhängig davon, ob diese auf einem Saphirsubstrat oder einem Siliciumsubstrat ausgebildet sind.
Diese Anwendbarkeit der einzelnen Verfahrens schritte gilt unabhängig von den im dem Ausführungsbeispiel verwendeten Materialien wie Siliciumdioxid, Siliciumnitrid bzw. anderen für die Herstellung von Halbleiteranordnungen üblichen Materialien.
Patentansprüche
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Claims (8)

Patentansprüche
1. Halbleiteranordnung mit auf einem isolierenden Substrat ausgebildeten Inselbereichen, zwischen welchen ein isolierendes Material ausgebildet ist, dadurch gekennzeichnet, daß das isolierende Material (80) im wesentlichen bis zur selben Höhe wie die Inselbereiche (70.) aufgebaut ist.
2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß in der Nähe des Substrats eine Konzentration (132) von Ladungsteilchen vorgesehen ist.
3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Substrat aus Saphir besteht.
4. Verfahren zur Herstellung einer Halbleiteranordnung nach den Ansprüchen 1 bis 3, wobei auf dem isolierenden Material eine der Maskierung dienende Struktur ausgebildet wird, dadurch gekennzeichnet, daß die freigelegten Bereiche des Halbleitermaterials (70) bis zur Oberfläche des darunterliegenden isolierenden Substrats (72) unter Ausbildung der Inselbereiche (70) oxidiert werden.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß nach der Entfernung der der Maskierung dienenden Struktur über dem Halbleiterbereich eine Gate-Oxidschicht aufgewachsen wird, daß über den
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£ ' UnsHrZe,*en WSI08P-1729
auseinanderliegenden Bereichen (110, 112) Metallanschlüsse vorgesehen werden, und daß eine Metallschicht über der Gate-Oxidschicht angeordnet wird.
6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die der Maskierung dienende Struktur aus Siliciumnitrid besteht.
7. Verfahren nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß in dem Silicium über dem isolierenden Substrat eine erhöhte Konzentration von Ladungsträgern ausgebildet wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Ausbildung der Ladungsträger über dem Substrat durch eine Ionenimplantation eines P-leitenden Dotierungsmaterials erfolgt.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001096956A2 (de) * 2000-06-14 2001-12-20 Infineon Technologies Ag Verfahren zur herstellung einer planaren maske auf topologiehaltigen oberflächen

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5930638A (en) * 1993-07-12 1999-07-27 Peregrine Semiconductor Corp. Method of making a low parasitic resistor on ultrathin silicon on insulator
US5863823A (en) * 1993-07-12 1999-01-26 Peregrine Semiconductor Corporation Self-aligned edge control in silicon on insulator
US5864162A (en) * 1993-07-12 1999-01-26 Peregrine Seimconductor Corporation Apparatus and method of making a self-aligned integrated resistor load on ultrathin silicon on sapphire
US5973382A (en) * 1993-07-12 1999-10-26 Peregrine Semiconductor Corporation Capacitor on ultrathin semiconductor on insulator
US5973363A (en) * 1993-07-12 1999-10-26 Peregrine Semiconductor Corp. CMOS circuitry with shortened P-channel length on ultrathin silicon on insulator

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1160744A (en) * 1965-11-05 1969-08-06 Plessey Co Ltd Improvements in or relating to Semiconductor Devices
US3740280A (en) * 1971-05-14 1973-06-19 Rca Corp Method of making semiconductor device
US3865653A (en) * 1971-10-12 1975-02-11 Karl Goser Logic circuit having a switching transistor and a load transistor, in particular for a semiconductor storage element
JPS4917069A (de) * 1972-06-10 1974-02-15
JPS504511A (de) * 1972-06-15 1975-01-17
JPS567315B2 (de) * 1973-07-30 1981-02-17
DE2344320C2 (de) * 1973-09-03 1975-06-26 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Kompensation von Grenzflächenladungen bei epitaktisch auf ein Substrat aufgewachsenen Siliziumdünnschichten
JPS50151480A (de) * 1974-05-24 1975-12-05
DE2446558A1 (de) * 1974-09-30 1976-04-01 Siemens Ag Verfahren zur herstellung von komplementaer-mis schaltungen

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001096956A2 (de) * 2000-06-14 2001-12-20 Infineon Technologies Ag Verfahren zur herstellung einer planaren maske auf topologiehaltigen oberflächen
WO2001096956A3 (de) * 2000-06-14 2002-04-11 Infineon Technologies Ag Verfahren zur herstellung einer planaren maske auf topologiehaltigen oberflächen

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JPS5551343B2 (de) 1980-12-23

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