DE102010064653B4 - Verfahren zur Herstellung einer Halbleitervorrichtung - Google Patents

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Abstract

Verfahren zum Herstellen einer Halbleitervorrichtung mit einer benachbart zu einer Elektrodenschicht (8) angeordneten RESURF-Schicht (9) und einer Feldplattenelektrode (11), bei dem folgende Schritte in der genannten Reihenfolge durchgeführt werden:(A) Ausbilden eines vertieften Abschnitts (12) auf einer Oberfläche eines Halbleitersubstrats (7) eines ersten Leitungstyps,(B) Ausbilden einer RESURF-Schicht (9) in dem Halbleitersubstrat (8) durch lokales Implantieren von Verunreinigungen eines zweiten Leitungstyps in die Bodenfläche des vertieften Abschnitts (12) des Halbleitersubstrats (7) dergestalt, dass die RESURF-Schicht (9) auf ihrer Oberseite in Kontakt mit der Bodenfläche des vertieften Abschnitts (12) ist,(C) Ausbilden einer Isolationsschicht (15) dergestalt, dass sie den vertieften Abschnitt (12) ausfüllt,(D) lokales Implantieren von Verunreinigungen des zweiten Leitungstyps in das Halbleitersubstrat (7) zum Ausbilden einer Elektrodenschicht (8) in der Oberfläche des Halbleitersubstrats (7) dergestalt, dass- die Elektrodenschicht (8) seitlich an den vertieften Abschnitt (12) angrenzt,- die RESURF-Schicht (9) in Kontakt mit einer Bodenfläche der Elektrodenschicht (8) ist und dass- die Konzentration der Verunreinigungen des zweiten Leitungstyps in der RESURF-Schicht (9) niedriger ist als die Konzentration der Verunreinigungen des zweiten Leitungstyps in der Elektrodenschicht (8),(E) Ausbilden einer Feldplattenelektrode (11) auf der Isolationsschicht über dem vertieften Abschnitt (12).

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleitervorrichtung, welche anwendbar ist auf eine Leistungshalbleitervorrichtung, die eine hohe Durchbruchsspannung haben muß.
  • Bei (Rand-)Abschlüssen von Übergängen von Halbleitervorrichtungen mit hoher Durchbruchsspannung, wie z.B. Dioden, Bipolartransistoren, Leistungs-MOSFETs und IGBTs mit hoher Durchbruchsspannung, muß ein elektrisches Feld an einem Ende einer Verarmungsschicht in der Nähe einer Hauptübergangsfläche abgeschwächt werden. Zum Abschwächen des elektrischen Feldes an dem Ende der Verarmungsschicht wird herkömmlich eine Feldplattenstruktur verwendet oder eine Struktur für ein verringertes Oberflächenfeld (hier im folgenden als RESURF bezeichnet) ausgebildet.
  • Beispielsweise offenbart die japanische Patentoffenlegungsschrift JP H08-306937 A die Technik des Kombinierens der Feldplattenstruktur und der Struktur zum Ausbilden der RESURF-Schicht, um dadurch die Durchbruchsspannung der Vorrichtung zu verbessern.
  • Bei dem in 3 der japanischen Patentoffenlegungsschrift JP H08-306937 A gezeigten Aufbau ist eine RESURF-Schicht in einer Oberfläche eines n-Typ-Halbleitersubstrats ausgebildet. Die RESURF-Schicht ist so ausgebildet, daß sie mit einer Elektrodenschicht (p-Typ-Anodenregion) verbunden ist, und weist p-Typ-Verunreinigungen mit einer verglichen zu der Elektrodenschicht niedrigeren Konzentration auf. Zusätzlich ist die RESURF-Schicht mit einem vorbestimmten Abstand zu einer Kanalstopperschicht, die in der Oberfläche des Halbleitersubstrats ausgebildet ist, ausgebildet. Weiterhin ist die in 3 der japanischen Patentoffenlegungsschrift JP H08-306937 A gezeigte Halbleitervorrichtung mit einer leitenden Schicht (Feldplattenelektrode) auf der RESURF-Schicht mit einer Isolationsschicht dazwischen ausgebildet.
  • In einem Fall, in dem die Dicke der Isolationsschicht unter der Feldplattenelektrode klein ist, was in der japanischen Patentoffenlegungsschrift JP H08-306937 A offenbart ist, tritt ein Avalanche-Druchbruch in der Nähe des Endes der Feldplattenelektrode auf, was zu einer Abnahme der Druchbruchsspannung der Vorrichtung führt. Folglich muß die Isolationsschicht unter der Feldplattenelektrode eine große Dicke aufweisen.
  • Die Dicke der Isolationsschicht verursacht jedoch einen Anstieg im Abstand zwischen dem Halbleitersubstrat und der Isolationsschicht. Der Anstieg im Abstand verursacht beispielsweise eine Unebenheit beim Resistauftrag während der Resistausbildung oder eine Abnahme des Fokussierungsspielraums während der Photolithographie.
  • US 6 429 501 B1 offenbart eine Halbleitervorrichtung mit einer hohen Durchbruchsspannung. Insbesondere ist am Ende eines pn-Übergangs eine RESURF-Schicht ausgebildet, in der sich eine Vertiefung befindet, in welcher eine Polysiliziumschicht ausgebildet ist. Da die Tiefe der Vertiefung jenen Abschnitt der RESURF -Schicht erreicht, der eine hohe Dotierungskonzentration aufweist, ist gemäß US 6 429 501 B1 die Spannungsfestigkeit der Vorrichtung verbessert.
  • US 6 054 748 A beschreibt eine Hochspannungs-Halbleitervorrichtung mit einer Feldabschwächungsstruktur. Das eigentliche Halbleiterelement wird in einem Bereich eines Substrates ausgebildet, der abgedünnt ist. Dadurch kann eine Halbleitervorrichtung mit guten Eigenschaften auch in einem dicken Substrat realisiert werden.
  • US 6 476 458 B2 beschreibt eine Halbleitervorrichtung, bei der eine Spannungsfestigkeit in einem Randbereich um ein Element herum hoch ist im Vergleich zu der Spannungsfestigkeit des Elementes selbst. Insbesondere wird die Feldstärke an einem Randbereich einer Wannenregion dadurch vermindert, dass der Krümmungsradius an dieser Stelle vergrößert wird, so dass die elektrische Feldstärke abnimmt.
  • US 2005 / 0 059 256 A1 beschreibt ein Verfahren zum Ausbilden von Resiststrukturen mit abgeschrägten Flanken.
  • Eine Aufgabe der vorliegenden Erfindung ist es, ein Herstellungsverfahren einer Halbleitervorrichtung, das in der Lage ist, die Erzeugung einer Unebenheit beim Auftrag während des Resistauftrags zu verhindern und eine Verbesserung beim Fokussierungsspielraum während der Photolithographie erzielen kann, bereitzustellen.
  • Die Aufgabe wird gelöst durch ein Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1. Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.
  • Gemäß dem Verfahren nach Anspruch 1 wird eine Verringerung der Dicke der Isolationsschicht auf der Deckfläche des Halbleitersubstrats außerhalb des vertieften Abschnitts erzielt. Sogar wenn nach der Ausbildung der Isolationsschicht die Resistauftragsbehandlung ausgehend von der Deckfläche des Halbleitersubstrats zu der Deckfläche der Isolationsschicht hin durchgeführt wird, wird deshalb die Erzeugung einer Unebenheit beim Auftrag herabgedrückt. Sogar wenn nach der Ausbildung der Isolationsschicht ausgehend von der Deckfläche des Halbleitersubstrats zu der Deckfläche der Isolationsschicht hin eine Photolithographie durchgeführt wird, wird zusätzlich ein Fokussierungsspielraum verbessert. Es ist zu beachten, daß die Dicke der Isolationsschicht über der RESURF-Schicht aufgrund des Vorhandenseins des vertieften Abschnitts vergrößert ist. Deshalb ist es möglich, ebenso die Durchbruchsspannung der Vorrichtung zu verbessern.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen. Von den Figuren zeigen:
    • 1 eine Querschnittsansicht, die einen Aufbau eines (Rand-)Abschlusses eines Übergangs einer Halbleitervorrichtung gemäß eines ersten Erläuterungsbeispiels zeigt,
    • 2 - 8 Prozessquerschnittsansichten zur Beschreibung eines Verfahrens der Herstellung der Halbleitervorrichtung gemäß des ersten Erläuterungsbeispiels ,
    • 9 eine Querschnittsansicht, die einen Aufbau eines Vergleichsbeispiels zeigt,
    • 10 Simulationsergebnisse, welche die Korrelation zwischen einer Tiefe einer RESURF-Schicht und einer Durchbruchsspannung einer Halbleitervorrichtung mit hoher Durchbruchsspannung zeigen,
    • 11 Simulationsergebnisse, welche die Beziehung zwischen einer Eindiffusionszeit und einer Tiefe einer Diffusionsschicht zeigen,
    • 12-17 Prozeßquerschnittsansichten zum Beschreiben eines Verfahrens der Herstellung einer Halbleitervorrichtung gemäß einer ersten Ausführungsform,
    • 18 experimentelle Ergebnisse, welche die Beziehung zwischen dem Vorhandensein/der Abwesenheit der Unebenheit beim Resistauftrag zeigen sowie einen Abstand, der erzeugt wird zwischen einer Deckfläche eines Halbleitersubstrats und einer Deckfläche einer Isolationsschicht,
    • 19 eine Querschnittsansicht, die einen Zustand zeigt, in dem eine vorbestimmte Spannung an die durch die Erfindung erhaltene Halbleitervorrichtung angelegt ist,
    • 20 eine vergrößerte Querschnittsansicht, die einen vertieften Abschnitt zeigt, dessen seitliche Oberfläche nicht abgeschrägt ist, sowie einen Aufbau des Außenbereichs des vertieften Abschnitts,
    • 21 Simulationsergebnisse, die einen Zustand der elektrischen Feldverteilung in der Umgebung des vertieften Abschnitts in einem Fall zeigen, in dem der vertiefte Abschnitt nicht abgeschrägt ist,
    • 22 eine vergrößerte Querschnittsansicht, die einen vertieften Abschnitt zeigt, dessen seitliche Oberfläche abgeschrägt ist, sowie einen Aufbau des Außenbereichs des vertieften Abschnitts,
    • 23 Simulationsergebnisse, welche einen Zustand der elektrischen Feldverteilung in der Umgebung des vertieften Abschnitts in einem Fall zeigen, in dem der vertiefte Abschnitt abgeschrägt ist,
    • 24-26 Prozeßquerschnittsansichten zum Beschreiben eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform,
    • 27 eine Querschnittsansicht, die einen Aufbau einer Halbleitervorrichtung gemäß eines fünften Erläuterungsbeispiels zeigen,
    • 28 eine Querschnittsansicht, die einen Aufbau einer Halbleitervorrichtung gemäß einer sechsten Erläuterungsbeispiels zeigt,
    • 29 eine Querschnittsansicht, die einen Aufbau zeigt, bei dem ein Eckabschnitt eines vertieften Abschnitts nicht mit einer Elektrodenschicht bedeckt ist,
    • 30 eine Querschnittsansicht, die einen Aufbau einer Halbleitervorrichtung gemäß einer siebten Erläuterungsbeispiels zeigt, und
    • 31 eine Querschnittsansicht, die in der Draufsicht einen Aufbau zeigt, bei dem der Eckabschnitt des vertieften Abschnitts nicht mit einer Feldplattenelektrode bedeckt ist.
  • Erstes Erläuterungsbeispiel
  • 1 ist eine Querschnittsansicht, die einen Aufbau eines Rand-Abschlusses eines Übergangs bei einer Halbleitervorrichtung (Diode) mit hoher Durchbruchsspannung gemäß eines ersten Erläuterungsbeispiels zeigt.
  • In dem in 1 gezeigten Aufbau ist eine Elektrodenschicht 8 mit p-Typ-Leitfähigkeit in einer Oberfläche eines Halbleitersubstrats 7 mit n-Leitungstyp ausgebildet. Auf einer Deckfläche des Halbleitersubstrats 7 ist ein vertiefter Abschnitt 12 ausgebildet. Der vertiefte Abschnitt 12 ist so ausgebildet, daß er die Elektrodenschicht 8 schneidet und ein Teil des vertieften Abschnitts 12 ist in der Elektrodenschicht 8 ausgebildet. Dies bedeutet, die Elektrodenschicht 8 und der vertiefte Abschnitt 12 grenzen aneinander. In dem in 1 gezeigten Aufbau ist die Bodenfläche der Elektrodenschicht 8 an einer tieferen Position angeordnet als der vertiefte Abschnitt 12.
  • Eine Oberflächenfeldverringerungs(RESURF)-Schicht 9 ist in dem Halbleitersubstrat 7 so ausgebildet, daß sie die Elektrodenschicht 8 umgibt. Die RESURF-Schicht 9 besteht aus p-Typ(p--Typ)-Verunreinigungen mit einer Konzentration die verglichen mit jener der Elektrodenschicht 8 niedriger ist. Wie in 1 gezeigt, ist die RESURF-Schicht 9 in Kontakt mit einem Teil einer Bodenfläche der Elektrodenschicht 8 und einem Teil einer Bodenfläche des vertieften Abschnitts 12, so daß sie einen Abschnitt, an dem der vertiefte Abschnitt 12 und die Elektrodenschicht 8 einander schneiden, von unten bedeckt.
  • Weiterhin ist in einem Außenbereichsabschnitt (Randabschnitt) des Halbleitersubstrats 7 eine Kanalstoppschicht 10 in der Oberfläche des Halbleitersubstrats 7 ausgebildet. Die Kanalstoppschicht 10 ist n-Typ-leitend und die Verunreinigungskonzentration der Kanalstoppschicht 10 ist höher als die Verunreinigungskonzentration des Halbleitersubstrats 7 (n+-Typ). Zusätzlich ist die Kanalstoppschicht 10 in der Oberfläche des Halbleitersubstrats 7 so ausgebildet, daß sie die entsprechenden Komponenten (Elektrodenschicht 8, RESURF-Schicht 9 und vertiefter Abschnitt 12) mit einem vorbestimmten Abstand umgibt.
  • Auf der Deckfläche des Halbleitersubstrats 7 ist eine Isolationsschicht 15 so ausgebildet, daß sie den vertieften Abschnitt 12 ausfüllt. Wie in 1 gezeigt, ist die Isolationsschicht 15 ebenfalls auf einem Teil einer Deckfläche 13 des Halbleitersubstrats 7 ausgebildet, der an einer höheren Position angeordnet ist, als der vertiefte Abschnitt 12. Deshalb ist die Dicke der Isolationsschicht 15, die in dem vertieften Abschnitt 12 über der RESURF-Schicht 9 ausgebildet ist, größer als die Dicke der Isolationsschicht 15, die auf der Deckfläche 13 des Halbleitersubstrats 7 ausgebildet ist.
  • Wie in 1 gezeigt, sind weiterhin Feldplattenelektroden 11 und 14 so ausgebildet, daß sie sich von der Deckfläche des Halbleitersubstrats 7 zu der Deckfläche der Isolationsschicht 15 erstrecken. Die Feldplattenelektroden 11 und 14 werden mit einer vorbestimmten Spannung beaufschlagt, was eine in dem Halbleitersubstrat 7 erzeugte Verarmungsschicht vergrößert.
  • Hier ist ein Teil der Feldplattenelektrode 11 in Kontakt zu der Elektrodenschicht 8, die auf der Deckfläche 13 des Halbleitersubstrats 7 freigelegt ist, und der andere Teil der Feldplattenelektrode 11 ist auf der Isolationsschicht 15 ausgebildet. Genauer gesagt ist die Feldplattenelektrode 11 von der Deckfläche der Elektrodenschicht 8 bis zu der Deckfläche der Isolationsschicht 15, die über dem vertieften Abschnitt 12 die größere Schichtdicke aufweist, angeordnet. Folglich bedeckt die Feldplattenelektrode 11 in der Draufsicht die Elektrodenschicht 8 und einen Teil der RESURF-Schicht 9.
  • Ein Teil der Feldplattenelektrode 14 ist in Kontakt zu der Kanalstoppschicht 10, die an der Deckfläche 13 des Halbleitersubstrats 7 frei liegt, und der andere Teil der Feldplattenelektrode 14 ist auf der Isolationsschicht 15 ausgebildet. Mit anderen Worten, die Feldplattenelektrode 14 ist von einer Deckfläche der Kanalstoppschicht 10 bis zu einer Deckfläche der Isolationsschicht 15 angeordnet. Folglich bedeckt die Feldplattenelektrode 14 in der Draufsicht zumindest die Kanalstoppschicht 10.
  • Als nächstes wird ein Verfahren zum Herstellen der Halbleitervorrichtung mit hoher Durchbruchsspannung gemäß dem ersten Erläuterungsbeispiel unter Bezugnahme auf Prozeßquerschnittsansichten beschrieben.
  • Zunächst wird beispielsweise das Halbleitersubstrat 7 vom n-Typ, welches einen spezifischen Widerstand ρ von 23 Ω • cm und eine Dicke von 725 µm aufweist, vorbereitet.
  • Als nächstes wird durch Photolithographie auf dem Halbleitersubstrat 7 ein Resistmuster ausgebildet. Danach wird die Resiststruktur als eine Maske verwendet, um dadurch Borionen in das Halbleitersubstrat 7 zu implantieren (nachfolgend als eine erste Borionenimplantationsbehandlung bezeichnet). Die erste Borionenimplantationsbehandlung wird beispielsweise mit den Randbedingungen einer Implantationsenergie von 2,0 MeV und einer Konzentration von 1,0 • 1012 Atomen/cm2 durchgeführt. Das Resistmuster wird nach der ersten Borionenimplantationsbehandlung entfernt zum Durchführen einer thermischen Diffusionsbehandlung an dem Halbleitersubstrat 7. Wie in 2 gezeigt, ist als ein Ergebnis die RESURF-Schicht 9 vom p-Typ in der Oberfläche des Halbleitersubstrats 7 ausgebildet. In diesem Fall wird die thermische Diffusionsbehandlung beispielsweise mit den Randbedingungen einer Temperatur von 1200°C und einer Zeit von 1200 min durchgeführt.
  • Als nächstes wird wiederum mittels Photolithographie ein Resistmuster auf dem Halbleitersubstrat 7 ausgebildet. Danach wird das Resistmuster als eine Maske verwendet zum Implantieren von Borionen in das Halbleitersubstrat 7 (als eine zweite Borionenimplantationsbehandlung bezeichnet). Die zweite Borionenimplantationsbehandlung wird beispielsweise durchgeführt mit einer Implantationsenergie von 50 keV und einer Konzentration von 3,0 • 1014 Atomen/cm2. Nach der zweiten Borionenimplantationsbehandlung wird das Resistmuster entfernt zum wiederholten Durchführen einer thermischen Diffusionsbehandlung des Halbleitersubstrats 7. Wie in 3 gezeigt, ist als ein Ergebnis die Elektrodenschicht 8 vom p-Typ in der Oberfläche des Halbleitersubstrats 7 ausgebildet. In diesem Fall wird die thermische Diffusionsbehandlung beispielsweise bei einer Temperatur von 1150°C für eine Zeit von 300 min durchgeführt.
  • Wie man anhand der Parameter der entsprechenden Borionenimplantationsbehandlungen sieht, ist die Dotierungskonzentration der RESURF-Schicht 9 niedriger als die Dotierungskonzentration der Elektrodenschicht 8. Darüber hinaus ist die Tiefe der RESURF-Schicht 9 größer als die Tiefe der Elektrodenschicht 8. Man beachte, daß beide Seiten der Elektrodenschicht 8 in Kontakt zu der RESURF-Schicht 9 sind und die RESURF-Schicht 9 in der Draufsicht die Elektrodenschicht 8 umgibt.
  • Als nächstes wird durch eine dritte Photolithographie ein Resistmuster auf dem Halbleitersubstrat 7 ausgebildet. Danach wird das Resistmuster als eine Maske verwendet und es wird eine Ätzung an dem Halbleitersubstrat 7 durchgeführt. Wie in 4 gezeigt, ist als Ergebnis der Ätzung der vertiefte Abschnitt 12 mit einer Tiefe von 1 µm ausgebildet. Wie in 4 gezeigt, wird, obwohl ein Teil der Elektrodenschicht 8 (Elektrodenschicht 8, die zwischen den vertieften Abschnitten 12 in 4 vorhanden ist) zurück bleibt ohne entfernt zu werden, ein oberer Teil des anderen Abschnitts der Elektrodenschicht 8 und ein oberer Teil der RESURF-Schicht 9 entfernt. Wie in 4 gezeigt ist, liegen die Elektrodenschicht 8, die RESURF-Schicht 9 und das n-Typ-Halbleitersubstrat 7 an der Bodenfläche des vertieften Abschnitts 12 frei. Als ein Ergebnis der Ausbildung des vertieften Abschnitts 12 besteht die Deckfläche des Halbleitersubstrats 7 aus den Bodenflächen der vertieften Abschnitte 12 und der oberen Oberfläche 13, die an einer höheren Position angeordnet ist, als die Bodenflächen der vertieften Abschnitte 12.
  • Danach wird eine thermische Oxidationsbehandlung an der oberen Oberfläche des Halbleitersubstrats 7, in der die vertieften Abschnitte 12 ausgebildet sind, durchgeführt. Als ein Ergebnis der thermischen Oxidationsbehandlung ist die Isolationsschicht 15, welche eine Oxidschicht ist, ausgebildet. Hiernach wird an der oberen Oberfläche der Isolationsschicht 15 eine Planarisierungsbehandlung (beispielsweise ein chemisch-mechanisches Polieren (CMP)) durchgeführt. Durch die thermische Oxidationsbehandlung und die Planarisierungsbehandlung ist die Isolationsschicht 15 auf der oberen Oberfläche 13 des Halbleitersubstrats 7 so ausgebildet, daß sie die vertieften Abschnitte 12 ausfüllt, wie in 5 gezeigt. Die obere Oberfläche der Isolationsschicht 15 ist eingeebnet (planarisiert) und die Dicke der Isolationsschicht 15 in dem vertieften Abschnitt 12 ist ungefähr 1,5 µm.
  • Danach wird durch eine vierte Photolithographiebehandlung ein Resistmuster auf der Isolationsschicht 15 ausgebildet. Das Resistmuster wird als eine Maske verwendet und eine Trockenätzung wird an der Isolationsschicht 15 durchgeführt. Wie in 6 gezeigt, ist als ein Ergebnis der Trockenätzung eine Mehrzahl von Öffnungen in der Isolationsschicht 15 ausgebildet. Die obere Oberfläche 13 des Halbleitersubstrats 7 ist teilweise freigelegt an den Bodenflächen eines Teils der Öffnungen. Zusätzlich ist die Elektrodenschicht 8 teilweise freigelegt an den Bodenflächen der übrigen Öffnungen.
  • Danach wird durch eine fünfte Photolithographiebehandlung ein Resistmuster auf der Isolationsschicht 15 und dem Halbleitersubstrat 7 ausgebildet. Obwohl das Resistmuster nicht gezeigt ist, ist die obere Oberfläche der Elektrodenschicht 8 mit dem Resistmuster bedeckt und ein Teil der oberen Oberfläche 13 des Halbleitersubstrats 7 liegt in einer Öffnung des Resistmusters frei.
  • Danach wird das Resistmuster als eine Maske verwendet und Arsenionen werden in die freiliegende obere Oberfläche 13 des Halbleitersubstrats 7 implantiert (als eine Arsenionenimplantationsbehandlung bezeichnet). Die Arsenionenimplantationsbehandlung wird beispielsweise mit einer Implantationsenergie von 50 keV und einer Konzentration von 2,0 • 1015 Atomen/cm2 durchgeführt. Nach der Arsenionenimplantationsbehandlung wird das Resistmuster entfernt zum wiederholten Durchführen einer thermischen Diffusionsbehandlung an dem Halbleitersubstrat 7. Wie in 7 gezeigt, ist als ein Ergebnis die Kanalstoppschicht 10 vom n+-Typ in der Oberfläche des Halbleitersubstrats 7 ausgebildet. In diesem Fall wird die thermische Diffusionsbehandlung beispielsweise bei einer Temperatur von 1150°C für eine Zeitdauer von 15 min durchgeführt. Man beachte, daß die Kanalstoppschicht 10 in der Draufsicht die RESURF-Schicht 9 mit einem vorbestimmten Abstand umgibt.
  • Danach wird ausgehend von der oberen Oberfläche des Halbleitersubstrats 7 eine Sputterbehandlung an dem Halbleitersubstrat 7 mit dem in 7 gezeigten Aufbau durchgeführt. Als ein Ergebnis der Sputterbehandlung ist eine Aluminium(Al)-Silizium(Si)-Schicht auf der oberen Oberfläche 13 des Halbleitersubstrats 7 und der oberen Oberfläche der Isolationsschicht 15 ausgebildet. In diesem Fall beträgt die Dicke der Al-Si-Schicht auf der oberen Oberfläche 13 des Halbleitersubstrats 7 beispielsweise 4 µm.
  • Danach wird durch eine sechste Photolithographie ein Resistmuster auf der Al-Si-Schicht ausgebildet. Danach wird das Resistmuster als eine Maske verwendet zum Durchführen einer Trockenätzung an der Al-Si-Schicht. Die Al-Si-Schicht wird durch die Trockenätzung teilweise entfernt und dadurch werden die Feldplattenelektroden 11 und 14 ausgebildet, wie in 8 gezeigt. Wie in 8 gezeigt ist die Feldplattenelektrode 11 mit einem T-förmigen Querschnitt ausgehend von der oberen Oberfläche der Elektrodenschicht 8 bis zu der oberen Oberfläche der Isolationsschicht 15 ausgebildet. Demgegenüber ist jede Feldplattenelektrode 14 mit einem L-förmigen Querschnitt von der oberen Oberfläche der Kanalstoppschicht 10 zu der oberen Oberfläche der Isolationsschicht 15 ausgebildet.
  • Sodann werden Wirkungen des ersten Erläuterungsbeispiels durch Vergleich mit einem Vergleichsbeispiel beschrieben.
  • Im Vergleichsbeispiel wird eine Halbleitervorrichtung durch Weglassen des Ausbildungsschrittes für den vertieften Abschnitt 12 (Schritt von 4) in dem Herstellungsverfahren für eine Halbleitervorrichtung, das oben beschrieben wurde, ausgebildet. Die Halbleitervorrichtung gemäß dem Vergleichsbeispiel, welche den in 9 gezeigten Aufbau hat, wird durch den Herstellungsprozeß ausgebildet, bei dem der Ausbildungsschritt für den vertieften Abschnitt 12 weggelassen wird. Es muß nicht erwähnt werden, daß in dem Vergleichsbeispiel der vertiefte Abschnitt nicht auf der oberen Oberfläche des Halbleitersubstrats 7 ausgebildet ist. Zusätzlich ist die Dicke der Isolationsschicht 15, die auf dem Halbleitersubstrat 7 ausgebildet ist, gleichförmig (in den obigen Strukturen von 1 und 8 weist die Isolationsschicht 15 in dem vertieften Abschnitt eine große Dicke auf und auf der oberen Oberfläche 13 des Halbleitersubstrats 7 eine kleine Dicke auf) .
  • In dem Vergleichsbeispiel tritt in dem Fall, in dem die Dicke der Isolationsschicht 15 unter der Feldplattenelektrode 11 klein ist, ein Avalanche-Durchbruch in der Umgebung des Endes der Feldplattenelektrode 11 auf, was die Durchbruchsspannung der Vorrichtung verringert. Deshalb muß die Dicke der Isolationsschicht 15 unter der Feldplattenelektrode 11 groß sein. Die Dicke der Isolationsschicht 15 verursacht jedoch eine Vergrößerung des Abstands zwischen der oberen Oberfläche des Halbleitersubstrats 7 und der oberen Oberfläche der Isolationsschicht 15. Eine Vergrößerung des Abstands verursacht eine Unebenheit beim Resistauftrag während der Resistausbildung oder eine Verringerung im Fokussierungsspielraum während der Photolithographie nach der Ausbildung des Abstands.
  • Demgegenüber wird bei dem ersten Erläuterungsbeispiel der vertiefte Abschnitt 12 ausgebildet und danach die Isolationsschicht 15 auf der oberen Oberfläche 13 des Halbleitersubstrats 7 so ausgebildet, daß sie den vertieften Abschnitt 12 füllt (siehe 4 bis 6). Wie in 1 und 8 gezeigt, weist folglich in der Halbleitervorrichtung gemäß dem ersten Erläuterungsbeispiel die Isolationsschicht 15 eine große Dicke über der RESURF-Schicht 9 auf und eine kleine Dicke über der oberen Oberfläche 13 des Halbleitersubstrats 7 auf.
  • Auf diese Weise ist die Dicke der Isolationsschicht 15 auf der oberen Oberfläche 13 des Halbleitersubstrats 7 reduziert. Sogar wenn nach dem Ausbilden der Isolationsschicht 15 die Resistauftragsbehandlung von der oberen Oberfläche 13 des Halbleitersubstrats 7 zu der oberen Oberfläche der Isolationsschicht 15 hin durchgeführt wird, ist es deshalb möglich, die Erzeugung einer Unebenheit beim Auftrag zu unterdrücken. Sogar wenn von der oberen Oberfläche 13 des Halbleitersubstrats 7 zu der oberen Oberfläche der Isolationsschicht 15 hin eine Photolithographie durchgeführt wird, ist es weiterhin möglich, den Fokussierungsspielraum zu verbessern. Man beachte, daß die Isolationsschicht 15 eine große Dicke über der RESURF-Schicht 9 haben kann aufgrund der Anwesenheit des vertieften Abschnitts 12. Folglich ist die Durchbruchsspannung der Vorrichtung ebenfalls verbessert.
  • Man beachte, daß ein Fall beschrieben wurde, in dem das Halbleitersubstrat n-leitend ist, die Elektrodenschicht 8 p-leitend ist, die RESURF-Schicht 9 p--leitend ist und die Kanalstoppschicht 10 n+-leitend ist. Alle Leitungstypen können jedoch gegenteilig gewählt werden (also invertiert bzw. vertauscht werden). Dies bedeutet, der Aufbau von 1 kann so ausgestaltet sein, daß das Halbleitersubstrat 7 p-leitend ist, die Elektrodenschicht 8 n-leitend ist, die RESURF-Schicht 9 n--leitend ist und die Kanalstoppschicht p+-leitend ist. Sogar mit einem Aufbau, bei dem jeder Leitungstyp invertiert ist, können ähnliche Wirkungen zu den obigen erhalten werden.
  • Weiterhin kann das Halbleitersubstrat 7 aus Silizium (Si) ausgebildet sein oder aus einem Halbleiter aus Siliziumcarbid (SiC) oder Galliumnitrid (GaN) ausgebildet sein. Sogar wenn das Halbleitersubstrat 7 aus irgendeinem anderen Halbleitermaterial ausgebildet ist, können ähnliche Wirkungen zu den obigen erhalten werden.
  • Erste Ausführungsform
  • 10 zeigt Simulationsergebnisse, welche die Korrelation zwischen der Tiefe der RESURF-Schicht 9 und der Durchbruchsspannung der Halbleitervorrichtung mit hoher Durchbruchsspannung (600V-Klasse) zeigen.
  • Wie anhand von 10 ersichtlich ist, ist die Tiefe der RESURF-Schicht 9 erhöht, wodurch die Durchbruchsspannung der Halbleitervorrichtung verbessert ist. Die Verunreinigungskonzentration der RESURF-Schicht 9 ist jedoch ungefähr 1,0 • 1015 Atome/cm3, was außerordentlich klein ist. Zum Ausbilden einer tiefen RESURF-Schicht 9 ist es deshalb erforderlich, die thermische Diffusionsbehandlung für einen außerordentlich langen Zeitraum durchzuführen.
  • 11 zeigt Simulationsergebnisse, welche die Beziehung zwischen einer Eindiffusionszeit (Zeit der thermischen Diffusionsbehandlung) und einer Tiefe einer Diffusionsschicht für einen Fall zeigen, in dem angenommen wird, daß die thermische Diffusionsbehandlung bei 1200°C durchgeführt wird. In dieser Simulation wird der Fall angenommen, daß Bor in ein n-Typ-Siliziumsubstrat mit einem spezifischen Widerstand von 23 Ω • cm bei einer Beschleunigungsspannung von 1,7 MeV und einem Implantationsbetrag (Dosis) von 1,0 • 1012 Atomen/cm2 implantiert wird.
  • Wie anhand von 11 ersichtlich ist, ist zum Erhalt einer Diffusionstiefe von beispielsweise 8,5 µm (mit anderen Worten zum Ausbilden der RESURF-Schicht 9 mit einer Tiefe von ungefähr 8,5 µm) eine außerordentlich lange Eindiffusionszeit (thermische Diffusionsbehandlung) von 1200 min erforderlich.
  • Diese Ausführungsform stellt ein Verfahren zum Herstellen einer Halbleitervorrichtung bereit, welches eine Verringerung in der Eindiffusionszeit beim Ausbilden der RESURF-Schicht 9 erzielt. Man beachte, daß aus der folgenden Beschreibung ersichtlich ist, daß die durch das Herstellungsverfahren, welches in dem ersten Erläuterungsbeispiel beschrieben wurde, hergestellte Halbleitervorrichtung und eine Halbleitervorrichtung, die durch das Herstellungsverfahren hergestellt wurde, welches in einer Ausführungsform beschrieben wird, den gleichen Aufbau haben.
  • Das Verfahren zum Herstellen einer Halbleitervorrichtung mit hoher Durchbruchsspannung gemäß der ersten Ausführungsform wird nachfolgend unter Bezugnahme auf die Prozeßquerschnittsansichten beschrieben.
  • Zunächst wird ein n-leitendes Halbleitersubstrat 7 mit einem spezifischen Widerstand ρ von 23 Ω • cm und einer Dicke von 725 µm vorbereitet.
  • Danach wird ein Resistmuster auf dem Halbleitersubstrat 7 mittels Photolithographie ausgebildet. Hiernach wird das Resistmuster als eine Maske verwendet zum Durchführen einer Ätzung an dem Halbleitersubstrat 7. Durch die Ätzung wird ein vertiefter Abschnitt 12 mit einer Tiefe von 1 µm ausgebildet, wie in 12 gezeigt. Hier ist das Resistmuster in 12 nicht gezeigt. Wie in 12 gezeigt, besteht eine obere Oberfläche des Halbleitersubstrats 7 als Ergebnis der Ausbildung des vertieften Abschnitts 12 aus den Bodenflächen der vertieften Abschnitte 12 und der oberen Oberfläche 13, die an einer höheren Position angeordnet ist als die Bodenfläche des vertieften Abschnitts 12.
  • Als nächstes wird das bei der Ausbildung des vertieften Abschnitts 12 verwendete Resistmuster nochmals verwendet zum Implantieren von Borionen (als eine erste Borionenimplantationsbehandlung bezeichnet) in das Halbleitersubstrat 7 (speziell in die Bodenfläche des vertieften Abschnitts 12). Die erste Borionenimplantationsbehandlung wird durchgeführt mit beispielsweise einer Implantationsenergie von 2,0 MeV und einer Konzentration von 1,0 • 1012 Atome/cm2. Nach der ersten Borionenimplantationsbehandlung wird das Resistmuster entfernt zum Durchführen einer thermischen Diffusionsbehandlung an dem Halbleitersubstrat 7. Wie in 13 gezeigt, ist als ein Ergebnis eine RESURF-Schicht 9 vom p-Typ in der Oberfläche des Halbleitersubstrats 7 (spezieller in der Bodenfläche des vertieften Abschnitts 12) ausgebildet. In diesem Fall wird die thermische Diffusionsbehandlung beispielsweise bei einer Temperatur von 1200°C für eine Zeitdauer von 600 min durchgeführt.
  • Danach wird eine thermische Oxidationsbehandlung an der oberen Oberfläche des Halbleitersubstrats 7, in dem die vertieften Abschnitte 12 ausgebildet sind, durchgeführt. Als ein Ergebnis der thermischen Oxidationsbehandlung ist die Isolationsschicht 15, welche eine Oxidschicht ist, ausgebildet. Danach wird eine Planarisierungsbehandlung bzw. Einebenungsbehandlung (beispielsweise eine CMP-Behandlung) an der oberen Oberfläche der Isolationsschicht 15 durchgeführt. Als ein Ergebnis der thermischen Oxidationsbehandlung und der Planarisierungsbehandlung ist die Isolationsschicht 15 auf der oberen Oberfläche 13 des Halbleitersubstrats 7 so ausgebildet, daß sie den vertieften Abschnitt 12 ausfüllt, wie in 14 gezeigt, und die obere Oberfläche der Isolationsschicht 15 ist planarisiert (bzw. eingeebnet). Die Dicke der Isolationsschicht ist ungefähr 1,5 µm in dem vertieften Abschnitt 12.
  • Danach wird wiederum mittels Photolithographie ein Resistmuster auf der Isolationsschicht 15 ausgebildet. Danach wird das Resistmuster als eine Maske verwendet zum Durchführen einer Trockenätzung an der Isolationsschicht 15. Als ein Ergebnis der Trockenätzung ist eine Öffnung in der Isolationsschicht 15 ausgebildet. Die obere Oberfläche 13 des Halbleitersubstrats 7, welche durch die vertieften Abschnitte 12 umgeben ist, liegt teilweise in der Bodenfläche der Öffnung frei.
  • Danach werden das Resistmuster (bzw. Photolackmuster) und die Isolationsschicht 15, welche die Öffnung enthält, als eine Maske verwendet zum Implantieren von Borionen in die obere Oberfläche 13 des Halbleitersubstrats 7, die in der Öffnung freiliegt (als eine zweite Borionenimplantationsbehandlung bezeichnet). Die zweite Borionenimplantationsbehandlung wird beispielsweise mit einer Implantationsenergie von 50 keV und einer Konzentration (Dosis) von 3,0 • 1014 Atome/cm2 durchgeführt. Das Resistmuster wird nach der zweiten Borionenimplantationsbehandlung entfernt zum nochmaligen Durchführen einer thermischen Diffusionsbehandlung an dem Halbleitersubstrat 7. Wie in 15 gezeigt, ist als ein Ergebnis die Elektrodenschicht 8 vom p-Typ in der Oberfläche des Halbleitersubstrats 7 ausgebildet. In diesem Fall wird die thermische Diffusionsbehandlung beispielsweise bei einer Temperatur von 1150°C für eine Zeitdauer von 300 min durchgeführt.
  • Wie man anhand der Parameter der entsprechenden Borionenimplantationsbehandlungen sehen kann, ist die Dotierungskonzentration der RESURF-Schicht 9 geringer als die Dotierungskonzentration der Elektrodenschicht 8. Wie in 15 gezeigt, ist weiterhin die RESURF-Schicht 9 an einer tieferen Position angeordnet als die Elektrodenschicht 8. Man beachte, daß beide Seiten der Elektrodenschicht 8 in Kontakt zu der RESURF-Schicht 9 sind und die RESURF-Schicht 9 in der Draufsicht die Elektrodenschicht 8 umgibt. Wie in 15 gezeigt, schneidet der vertiefte Abschnitt 12 teilweise die Elektrodenschicht 8 und die Elektrodenschicht 8 ist an einer tieferen Position angeordnet als der vertiefte Abschnitt 12. Folglich ist die Elektrodenschicht 8 in Kontakt mit einer Bodenfläche des vertieften Abschnitts 12.
  • Danach wird auf der Isolationsschicht 15 und dem Halbleitersubstrat 7 durch eine dritte Photolithographie ein Resistmuster (bzw. Photolackmuster) ausgebildet. Obwohl das Resistmuster nicht gezeigt ist, ist die obere Oberfläche der Elektrodenschicht 8 mit dem Resistmuster bedeckt, während ein Teil der Isolationsschicht 15 in einer Öffnung des Resistmusters freiliegt.
  • Danach wird das Resistmuster als eine Maske verwendet zum Durchführen einer Trockenätzung an der Isolationsschicht 15. Als ein Ergebnis der Trockenätzung ist eine Öffnung in der Isolationsschicht 15 ausgebildet. Die obere Oberfläche 13 des Halbleitersubstrats 7 liegt teilweise in einer Bodenfläche eines Teils der Öffnung frei.
  • Danach werden das Resistmuster und die Isolationsschicht 15 als eine Maske verwendet und Arsenionen in die freiliegende obere Oberfläche 13 des Halbleitersubstrats 7 implantiert (als Arsenionenimplantationsbehandlung bezeichnet). Die Arsenionenimplantationsbehandlung wird beispielsweise mit einer Implantationsenergie von 50 keV und einer Konzentration (Dosis) von 2,0 • 1015 Atome/cm2 durchgeführt. Das Resistmuster wird nach der Arsenionenimplantationsbehandlung entfernt zum wiederholten Durchführen einer thermischen Diffusionsbehandlung an dem Halbleitersubstrat 7. Wie in 16 gezeigt, ist als ein Ergebnis die Kanalstoppschicht vom n+-Typ in der Oberfläche des Halbleitersubstrats 7 ausgebildet. In diesem Fall wird die thermische Diffusionsbehandlung beispielsweise bei einer Temperatur von 1150°C für eine Zeitdauer von 15 min durchgeführt. Man beachte, daß in der Draufsicht die Kanalstoppschicht 10 die RESURF-Schicht 9 mit einem vorbestimmten Abstand umgibt.
  • Danach wird eine Sputterbehandlung an dem Halbleitersubstrat 7 mit dem in 16 gezeigten Aufbau ausgehend von der oberen Oberfläche desselben durchgeführt. Als ein Ergebnis der Sputterbehandlung ist eine Aluminium(A1)-Silizium(Si)-Schicht auf der oberen Oberfläche 13 des Halbleitersubstrats 7 und der oberen Oberfläche der Isolationsschicht 15 ausgebildet. In diesem Fall ist die Dicke der Al-Si-Schicht auf der oberen Oberfläche 13 des Halbleitersubstrats 7 beispielsweise 4 µm.
  • Danach wird ein Resistmuster auf der Al-Si-Schicht durch eine vierte Photolithographie ausgebildet. Danach wird das Resistmuster als eine Maske verwendet zum Durchführen einer Trockenätzung an der Al-Si-Schicht. Die Al-Si-Schicht wird teilweise durch die Trockenätzung entfernt und somit werden die Feldplattenelektroden 11 und 14 ausgebildet, wie in 17 gezeigt. Wie in 17 gezeigt, ist die Feldplattenelektrode 11 mit einem T-förmigen Querschnitt von der oberen Oberfläche der Elektrodenschicht 8 bis zu der oberen Oberfläche der Isolationsschicht 15 ausgebildet. Weiterhin ist jede Feldplattenelektrode 14 mit einem L-förmigen Querschnitt von der oberen Oberfläche der Kanalstoppschicht 10 zu der oberen Oberfläche der Isolationsschicht 15 hin ausgebildet.
  • Bei dieser Ausführungsform werden zusätzlich zu den Wirkungen, die bei dem ersten Erläuterungsbeispiel beschrieben wurden, die folgenden Wirkungen erzielt.
  • In einem Fall der Anwendung des Herstellungsverfahrens, das bei dem ersten Erläuterungsbeispiel beschrieben wurde (d.h. in einem Fall, in dem die Ionenimplantationsbehandlung für die RESURF-Schicht 9 an der oberen Oberfläche 13 des Halbleitersubstrats 7 durchgeführt wird), ist eine außerordentlich lange Zeitdauer für die thermische Diffusionsbehandlung zum Ausbilden der RESURF-Schicht 9 erforderlich. Dies liegt daran, daß die Dotierungskonzentration der RESURF-Schicht 9 außerordentlich klein ist, wie oben beschrieben wurde.
  • Demgegenüber wird bei dem Herstellungsverfahren, das in dieser Ausführungsform beschrieben wurde, der vertiefte Abschnitt 12 in dem Halbleitersubstrat 7 ausgebildet und danach die Ausbildung der RESURF-Schicht 9 (beispielsweise durch eine Ionenimplantationsbehandlung) an der Bodenfläche des vertieften Abschnitts 12 durchgeführt.
  • Folglich ist eine effektive Diffusionstiefe der RESURF-Schicht 9 um einen Betrag der Tiefe des vertieften Abschnitts 12 vergrößert. Wenn die RESURF-Schicht 9 mit einer vorbestimmten Tiefe ausgehend von der oberen Oberfläche 13 des Halbleitersubstrats 7 ausgebildet wird, ist deshalb die thermische Diffusionsbehandlung zum Ausbilden der RESURF-Schicht 9 in einem Fall, in dem das Herstellungsverfahren gemäß dieser Ausführungsform verwendet wird, verkürzt, verglichen zu einem Fall, in dem das Herstellungsverfahren gemäß dem ersten Erläuterungsbeispiel angewendet wird.
  • Zweites Erläuterungsbeispiel
  • Oben wurde ein Sachverhalt beschrieben, bei dem ein Abstand (bzw. eine Stufe) zwischen der oberen Oberfläche 13 des Halbleitersubstrats 7 und der oberen Oberfläche der Isolationsschicht 15 vergrößert ist, wodurch eine Unebenheit beim Resistauftrag auftritt, wenn ein Resist auf die Stufe aufgetragen wird. 18 zeigt experimentelle Ergebnisse, welche die Erzeugung der Unebenheit beim Resistauftrag zeigen, die aus der Stufe resultiert. Die in 18 gezeigten experimentellen Ergebnisse werden erhalten durch Ausbilden mehrerer Arten von Abständen (bzw. Stufen), wobei das Vorhandensein/die Abwesenheit der Erzeugung der Unebenheit beim Resistauftrag für jeden Abstand untersucht wurde.
  • In dem Experiment, in dem die Ergebnisse von 18 erhalten wurden, wurden Oxidationsschichten mit unterschiedlichen Dicken auf einem 8 Zoll-Siliziumwafer ausgebildet und die mehreren Arten von Abständen (fünf Abstände: 0,5 pm, 0,8 µm, 1,0 pm, 1,5 µm und 2,0 µm), die oben beschrieben wurden, wurden ausgebildet. Danach wurde ein positiver Resist mit einer Viskosität von 19 cp auf die Abstände (Stufen) bei einer Umdrehungszahl von 1400 U/min aufgetragen zum Ausbilden eines Resists mit einer Schichtdicke von 1,8 µm.
  • Es zeigte sich, daß bei dem Experiment, bei dem die in 18 gezeigten Ergebnisse erhalten wurden, und bei einem anderen Experiment mit typischen Resistauftragsbedingungen.eine Unebenheit beim Resistauftrag auftritt, wenn der Abstand zwischen der oberen Oberfläche 13 des Halbleitersubstrats 7 und der oberen Oberfläche der Isolationsschicht 15 größer oder gleich 1,0 µm ist.
  • Aus dem obigen geht hervor, daß die Wirkungen des Aufbaus der Halbleitervorrichtung gemäß der vorliegenden Erfindung sich wirkungsvoll in einem Fall zeigen, in dem eine Isolationsschicht 15 mit einer Dicke von 1,0 µm oder mehr über der RESURF-Schicht 9 ausgebildet werden muß.
  • Beispielsweise wird angenommen, daß in dem Aufbau die Isolationsschicht 15 mit einer Dicke von ungefähr 1,5 µm zwischen der RESURF-Schicht 9 und der Feldplattenelektrode 11 ausgebildet werden muß.
  • In dem Falle des Aufbaus von 9, welcher ein Vergleichsbeispiel ist, ist eine Größe des Abstands zwischen der oberen Oberfläche des Halbleitersubstrats 7 und der oberen Oberfläche der Isolationsschicht 15 unverändert 1,5 µm. Deshalb tritt beim Resistauftrag eine Unebenheit auf, da der Abstand (die Stufe) 1,5 µm beträgt.
  • Im Gegensatz dazu wird bei dem Aufbau gemäß der vorliegenden Erfindung, in dem der vertiefte Abschnitt 12 ausgebildet ist, die Tiefe des vertieften Abschnitts 12 beispielsweise auf 1,0 µm gesetzt ist. Sogar wenn die Isolationsschicht 15 mit einer Dicke von ungefähr 1,5 µm zwischen der RESURF-Schicht 9 und der Feldplattenelektrode 11 ausgebildet ist, wird in diesem Fall der Abstand zwischen der oberen Oberfläche 13 des Halbleitersubstrats 7 und der oberen Oberfläche der Isolationsschicht 15 lediglich ungefähr 0,5 µm betragen. Bei einem Abstand von ungefähr 0,5 µm wird eine Unebenheit beim Resistauftrag nicht erzeugt.
  • Wie oben beschrieben, zeigen sich die Wirkungen der Halbleitervorrichtung gemäß der vorliegenden Erfindung in einem Fall mit einer Struktur, in der die Dicke der Isolationsschicht 15 zwischen der RESURF-Schicht 9 und der Feldplattenelektrode 11 (mit anderen Worten die Dicke der in dem vertieften Abschnitt 12 ausgebildeten Isolationsschicht 15) 1 µm oder mehr beträgt, deutlich.
  • Drittes Erläuterungsbeispiel
  • Wie in 19 gezeigt, wird angenommen, daß bei der Halbleitervorrichtung gemäß der vorliegenden Erfindung die Feldplattenelektrode 11 mit Masse verbunden ist und an eine untere Oberfläche des Halbleitersubstrats 7 600 V angelegt sind. Wie in der vergrößerten Querschnittsansicht von 20 gezeigt ist, wird hier angenommen, daß eine seitliche Oberfläche des vertieften Abschnitts 12 nicht abgeschrägt ist. Dies bedeutet, es wird angenommen, daß die seitliche Oberfläche des vertieften Abschnitts 12 senkrecht zu der Bodenfläche des vertieften Abschnitts 12 ausgebildet ist. In diesem Fall bildet sich in den Regionen in der Umgebung des vertieften Abschnitts 12, der Elektrodenschicht 8 und der RESURF-Schicht 9 die in 21 gezeigte elektrische Feldverteilung aus. 21 zeigt Simulationsergebnisse für die in 19 und 20 dargestellten Figuren und die dort angelegte Spannung. In 21 entspricht eine horizontale Achse A-B einer Region A-B, die in 20 gezeigt ist. Eine vertikale Achse stellt eine Feldstärke (V/cm) dar.
  • Wie anhand von 21 ersichtlich ist, steigt im Falle einer in 20 gezeigten Gestalt des vertieften Abschnitts 12 die Feldstärke in einem Eckabschnitt des vertieften Abschnitts 12 (Abschnitt, in dem die Bodenfläche des vertieften Abschnitts 12 und die Seitenfläche des vertieften Abschnitts 12 sich schneiden) abrupt an. Dies bedeutet, der Bereich in der Umgebung des Eckabschnitts des vertieften Abschnitts 12 weist die höchste Feldstärke auf. Der abrupte Anstieg in der Feldstärke resultiert in einer instabilen Aufrechterhaltung der Durchbruchsspannung der Halbleitervorrichtung.
  • Deshalb weist in der Halbleitervorrichtung gemäß diesem Erläuterungsbeispiel die Seitenfläche des vertieften Abschnitts 12 eine abgeschrägte Gestalt auf.
  • Wie in der vergrößerten Querschnittsansicht von 22 gezeigt, ist bei diesem Erläuterungsbeispiel speziell ein Winkel Θ zwischen der Bodenfläche des vertieften Abschnitts 12 und der Seitenfläche des vertieften Abschnitts 12 größer als 90° (9 > 90°).
  • Die Gestalt von 22 kann als Gestalt des vertieften Abschnitts 12 in dem in 1 gezeigten Aufbau gewählt werden, die Feldplattenelektrode 11 kann mit Masse verbunden werden und 600 V können an die untere Oberfläche des Halbleitersubstrats 7 angelegt werden. In diesem Fall bildet sich in den Bereichen in der Umgebung des vertieften Abschnitts 12, der Elektrodenschicht 8 und der RESURF-Schicht 9 die in 23 gezeigte elektrische Feldverteilung aus. 23 zeigt Simulationsergebnisse für die Strukturen von 1 und 22 bei der dort angelegten Spannung.
  • In 23 entspricht eine horizontale Achse C-D einem in 22 gezeigten Bereich C-D. Eine vertikale Achse stellt die Feldstärke (V/cm) dar.
  • Wie anhand eines Vergleichs von 21 und 23 ersichtlich ist, ist in dem Falle der Gestalt des vertieften Abschnitts 12, die in 22 gezeigt ist (d.h., wenn die Seitenfläche des vertieften Abschnitts 12 abgeschrägt ist), ein elektrisches Feld in der Umgebung des Eckabschnitts des vertieften Abschnitts 12 abgeschwächt.
  • Wie oben beschrieben weist bei der Halbleitervorrichtung gemäß diesem Erläuterungsbeispiel die Seitenfläche des vertieften Abschnitts 12 eine abgeschrägte Gestalt auf. Folglich ist das elektrische Feld in der Umgebung des Eckabschnitts des vertieften Abschnitts 12 abgeschwächt. Deshalb kann die Durchbruchsspannung der Halbleitervorrichtung in stabilerer Weise aufrecht erhalten werden.
  • Zweite Ausführungsform
  • Bei dieser Ausführungsform wird ein Verfahren zum Ausbilden des vertieften Abschnitts 12 (siehe 22), dessen Seitenfläche eine abgeschrägte Gestalt aufweist, der in dem dritten Erläuterungsbeispiel beschrieben wurde, unter Bezugnahme auf vergrößerte Prozeßquerschnittsansichten beschrieben. Man beachte, daß jede der vergrößerten Prozeßquerschnittsansichten einen vergrößerten Bereich in der Umgebung der Seitenfläche des auszubildenden vertieften Abschnitts 12 zeigt.
  • Das Herstellungsverfahren, welches bei dieser Ausführungsform beschrieben wird, wird hier speziell bezüglich der Ausbildung des vertieften Abschnitts 12, die unter Bezugnahme auf 12 beschrieben wurde, beschrieben.
  • Zunächst wird an der oberen Oberfläche des Halbleitersubstrats 7 eine Photolithographie durchgeführt. Wie in 24 gezeigt, ist als ein Ergebnis ein Resistmuster 29 mit Öffnung(en) auf der oberen Oberfläche des Halbleitersubstrats 7 ausgebildet. In diesem Fall liegt ein Bereich, in dem der vertiefte Abschnitt 12 an der oberen Oberfläche des Halbleitersubstrats ausgebildet werden soll, in der Bodenfläche der Öffnung frei.
  • Danach wird ein Nacherhitzen (post-baking) an dem Resistmuster 29 durchgeführt. Hier wird das Nacherhitzen beispielsweise bei einer Temperatur von 130°C für eine Zeitdauer von 150 s durchgeführt. Als ein Ergebnis des Nacherhitzens schrumpft das Resistmuster 29 und die Seitenfläche der Öffnung des Resistmusters 29 ist abgeschrägt, wie in 25 gezeigt. Dies bedeutet, eine Abmessung der Weite der Öffnung des Resistmusters 29 nimmt allmählich von der Bodenfläche zu der oberen Oberfläche der Öffnung ab.
  • Danach wird das Resistmuster 29 als eine Maske verwendet und eine Ätzung wird an der oberen Oberfläche des Halbleitersubstrats 7 durchgeführt. Wie in 26 gezeigt, wird als ein Ergebnis der Ätzung der vertiefte Abschnitt 12, dessen Seitenfläche eine abgeschrägte Gestalt aufweist, in der Oberfläche des Halbleitersubstrats 7 ausgebildet.
  • Wenn das Halbleitersubstrat 7 um einen größeren Betrag geätzt wird bezüglich des Resistmusters 29 (wenn überätzt wird), spiegelt sich die abgeschrägte Gestalt des Resistmusters 29 nicht in der Gestalt des vertieften Abschnitts 12 wider, der in dem Halbleitersubstrat 7 ausgebildet wird. Obwohl es von dem Grad der Neigung der in dem Resistmuster 29 auszubildenden abgeschrägten Gestalt abhängt, ist folglich ein Ätzselektivitätsverhältnis (Ätzbetrag des Halbleitersubstrats 7/Ätzbetrag des Resistmuster 29) wünschenswerter Weise 2 oder kleiner. In einem Fall, in dem das Ätzselektivitätsverhältnis Eins beträgt, spiegelt sich die abgeschrägte Gestalt des Resistmusters 29 ohne Änderung in der abgeschrägten Gestalt des vertieften Abschnitts 12 wider.
  • Wie oben beschrieben wurde, wird bei dieser Ausführungsform das Resistmuster 29 mit einer Öffnung, deren Seitenfläche abgeschrägt ist, auf dem Halbleitersubstrat 7 ausgebildet. Danach wird das Resistmuster 29 als eine Maske verwendet zum Durchführen einer Ätzung an dem Halbleitersubstrat 7.
  • Es ist deshalb möglich, auf einfache Weise den vertieften Abschnitt 12, dessen Seitenfläche eine abgeschrägte Gestalt aufweist, in der Oberfläche des Halbleitersubstrats 7 auszubilden.
  • Weiterhin wird die Ätzung bevorzugt so durchgeführt, daß das Ätzselektivitätsverhältnis Eins ist, wodurch es möglich ist, die abgeschrägte Gestalt der Öffnung des Resistmusters 29 ohne Veränderung in der Seitenfläche des vertieften Abschnitts 12 widerzuspiegeln.
  • Viertes Erläuterungsbeispiel
  • In einem Eckabschnitt, in dem die Bodenfläche des vertieften Abschnitts 12 und die Seitenfläche des vertieften Abschnitts 12 miteinander verbunden sind, ist das in dem Halbleitersubstrat 7 erzeugte elektrische Feld mit höherer Wahrscheinlichkeit erhöht. Folglich führt eine Abschwächung des elektrischen Feldes in dem Eckabschnitt dazu, daß die Durchbruchsspannung der Halbleitervorrichtung auf stabile Weise aufrecht erhalten wird.
  • Deshalb sind bei diesem Erläuterungsbeispiel die Eckabschnitte 35 und 36, die mit der Bodenfläche des vertieften Abschnitts 12 verbunden sind, abgerundet (d.h. sie haben eine runde Gestalt). 27 ist eine Querschnittsansicht, die den Aufbau des vertieften Abschnitts 12 und seinen Randbereich gemäß dieser Erläuterungsbeispiel zeigt.
  • Wie in 27 gezeigt, sind die Eckabschnitte 35 und 36, an denen die Bodenfläche des vertieften Abschnitts 12 und die Seitenfläche des vertieften Abschnitts 12 miteinander verbunden sind, abgerundet (rund). Beispielsweise gestaltet sich ein Verfahren zum Ausbilden des vertieften Abschnitts 12 wie folgt.
  • Zunächst wird in der in 4 oder 12 gezeigten Struktur eine thermische Oxidschicht auf dem vertieften Abschnitt 12 ausgebildet. Hiernach wird die thermische Oxidschicht entfernt, wodurch die Eckabschnitte 35 und 36 des vertieften Abschnitts 12 abgerundet sind.
  • Wie oben beschrieben, sind bei dem vertieften Abschnitt 12 gemäß diesem Erläuterungsbeispiel die Eckabschnitte 35 und 36 des vertieften Abschnitts 12 abgerundet (rund). Verglichen mit einem Fall, in dem die Eckabschnitte eckig sind, ist daher die Erhöhung des elektrischen Feldes an den abgerundeten Eckabschnitten 35 und 36 abgemildert. Als ein Ergebnis ist es möglich, auf stabile Weise die Durchbruchsspannung der Halbleitervorrichtung aufrecht zu erhalten.
  • Fünftes Erläuterungsbeispiel
  • Wie bei dem vierten Erläuterungsbeispiel beschrieben wurde, ist bei den Eckabschnitten, die mit der Bodenfläche des vertieften Abschnitts 12 verbunden sind, das in dem Halbleitersubstrat 7 erzeugte elektrische Feld mit höherer Wahrscheinlichkeit erhöht. Bei diesem Erläuterungsbeispiel ist der Eckabschnitt, der in Kontakt zu der Bodenfläche des vertieften Abschnitts 12 ist, mit der Elektrodenschicht 8 bedeckt. 28 ist eine vergrößerte Querschnittsansicht, die den Aufbau der Halbleitervorrichtung gemäß diesem Erläuterungsbeispiel zeigt.
  • Wie in 28 gezeigt, ist bei diesem Erläuterungsbeispiel der Eckabschnitt 35, in dem die Bodenfläche des vertieften Abschnitts 12 und die Seitenfläche des vertieften Abschnitts 12 miteinander verbunden sind (aneinander stoßen), auf der Seite, die in Kontakt mit der Elektrodenschicht 8 ist, von unten mit der Elektrodenschicht 8 bedeckt. Daher steht die Elektrodenschicht 8 in Kontakt zu der Seitenfläche des vertieften Abschnitts 12 und einem Teil der Bodenfläche des vertieften Abschnitts 12.
  • Wie oben beschrieben, ist bei diesem Erläuterungsbeispiel der Eckabschnitt 35 des vertieften Abschnitts 12 mit der Elektrodenschicht 8 bedeckt. Verglichen zu der Struktur, in der der Eckabschnitt 35 des vertieften Abschnitts 12 nicht mit der Elektrodenschicht 8 bedeckt ist (siehe 29), wird deshalb mit der Struktur von 28 die Erhöhung des elektrischen Feldes an dem Eckabschnitt 35 abgemildert. Als ein Ergebnis ist es möglich, die Durchbruchsspannung der Halbleitervorrichtung auf stabile Weise aufrecht zu erhalten.
  • Man beachte, daß in dem Aufbau, in dem der Eckabschnitt 35 des vertieften Abschnitts 12 nicht mit der Elektrodenschicht 8 bedeckt ist, welcher in 29 gezeigt ist, die Elektrodenschicht 8 lediglich in Kontakt mit der Seitenfläche des vertieften Abschnitts 12 ist.
  • Sechstes Erläuterungsbeispiel
  • Wie bei der vierten und fünften Erläuterungsbeispiel beschrieben wurde, ist bei dem Eckabschnitt, der mit der Bodenfläche des vertieften Abschnitts 12 verbunden ist, das in dem Halbleitersubstrat 7 erzeugte elektrische Feld mit größerer Wahrscheinlichkeit erhöht. Aus diesem Grund ist bei diesem Erläuterungsbeispiel die Feldplattenelektrode 11 so ausgebildet, daß sie in der Draufsicht den mit der Bodenfläche des vertieften Abschnitts 12 verbundenen Eckabschnitt 35 vollständig überdeckt. 30 ist eine vergrößerte Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß diesem Erläuterungsbeispiel zeigt.
  • Die Beschreibung konzentriert sich nun auf die mit der Elektrodenschicht 8 zu verbindende Seite des vertieften Abschnitts 12. Wie in 30 gezeigt, ist der Eckabschnitt 35 des vertieften Abschnitts 12, der mit der Bodenfläche des vertieften Abschnitts 12 verbunden ist, abgerundet. Deshalb weist der Eckabschnitt 35 in der Draufsicht eine vorbestimmte (von Null verschiedene) Breite auf. Wenn die Halbleitervorrichtung von oben betrachtet wird, dann bedeckt die auf der Isolationsschicht 15 ausgebildete Feldplattenelektrode 11 vollständig den mit der Bodenfläche des vertieften Abschnitts 12 verbundenen Eckabschnitt 35, wie in 30 gezeigt. Deshalb ist die Feldplattenelektrode 11 so ausgebildet, daß sie sich von einer Position oberhalb der Elektrodenschicht 8 zu einer Position oberhalb der Bodenfläche 12, welche mit dem Eckabschnitt 35 verbunden ist, erstreckt.
  • Wie oben beschrieben wurde ist bei diesem Erläuterungsbeispiel in der Draufsicht der Eckabschnitt 35 des vertieften Abschnitts 12 vollständig mit der Feldplattenelektrode 11 überdeckt. Verglichen mit dem Aufbau, bei dem der Eckabschnitt 35 des vertieften Abschnitts 12 nicht vollständig mit der Feldplattenelektrode 11 überdeckt ist (siehe 31), zeigen sich folglich mit dem Aufbau von 30 Feldplatteneffekte in deutlicherer Weise. Daher wird eine Erhöhung eines elektrischen Feldes an dem Eckabschnitt 35 abgeschwächt und folglich ist es möglich, die Durchbruchsspannung der Halbleitervorrichtung auf stabile Weise aufrecht zu erhalten.
  • Man beachte, daß bei dem Aufbau, bei dem der Eckabschnitt 35 des vertieften Abschnitts 12 nicht vollständig mit der Feldplattenelektrode überdeckt 11 ist, welcher in 31 gezeigt ist, die Feldplattenelektrode 11 in der Draufsicht lediglich einen Teil des abgerundeten Eckabschnitts 35 überdeckt.
  • Bei jeder der oben beschriebenen Ausführungsformen und Erläuterungsbeispiele wurde angenommen, daß die Halbleitervorrichtung eine Diode ist. Der Aufbau der Halbleitervorrichtung gemäß jeder der Ausführungsformen und jedes der Erläuterungsbeispiele, die oben beschrieben wurden, ist jedoch auf eine andere Halbleitervorrichtung mit hoher Durchbruchsspannung, die eine RESURF-Schicht und eine auf der Isolationsschicht 15 ausgebildete Feldplattenelektrode enthält, anwendbar, wie z.B. auf einen Bipolartransistor, einen Leistungs-Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET) und einen Bipolartransistor mit isoliertem Gate (IGBT).

Claims (3)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung mit einer benachbart zu einer Elektrodenschicht (8) angeordneten RESURF-Schicht (9) und einer Feldplattenelektrode (11), bei dem folgende Schritte in der genannten Reihenfolge durchgeführt werden: (A) Ausbilden eines vertieften Abschnitts (12) auf einer Oberfläche eines Halbleitersubstrats (7) eines ersten Leitungstyps, (B) Ausbilden einer RESURF-Schicht (9) in dem Halbleitersubstrat (8) durch lokales Implantieren von Verunreinigungen eines zweiten Leitungstyps in die Bodenfläche des vertieften Abschnitts (12) des Halbleitersubstrats (7) dergestalt, dass die RESURF-Schicht (9) auf ihrer Oberseite in Kontakt mit der Bodenfläche des vertieften Abschnitts (12) ist, (C) Ausbilden einer Isolationsschicht (15) dergestalt, dass sie den vertieften Abschnitt (12) ausfüllt, (D) lokales Implantieren von Verunreinigungen des zweiten Leitungstyps in das Halbleitersubstrat (7) zum Ausbilden einer Elektrodenschicht (8) in der Oberfläche des Halbleitersubstrats (7) dergestalt, dass - die Elektrodenschicht (8) seitlich an den vertieften Abschnitt (12) angrenzt, - die RESURF-Schicht (9) in Kontakt mit einer Bodenfläche der Elektrodenschicht (8) ist und dass - die Konzentration der Verunreinigungen des zweiten Leitungstyps in der RESURF-Schicht (9) niedriger ist als die Konzentration der Verunreinigungen des zweiten Leitungstyps in der Elektrodenschicht (8), (E) Ausbilden einer Feldplattenelektrode (11) auf der Isolationsschicht über dem vertieften Abschnitt (12).
  2. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, bei der der Schritt (A) die Schritte: (A-1) Ausbilden eines Resists (29), der eine Öffnung enthält, auf einer oberen Oberfläche des Halbleitersubstrats, wobei die Öffnung eine Seitenfläche mit schräger Gestalt aufweist, und (A-2) Ätzen des Halbleitersubstrats unter Verwendung des Resists als eine Maske zum Ausbilden des vertieften Abschnitts aufweist.
  3. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 2, bei dem der Ätzvorgang unter der Randbedingung durchgeführt wird, daß ein Ätzselektivitätsverhältnis von dem Halbleitersubstrat zu dem Resist in dem Schritt (A-2) Eins beträgt.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5906767B2 (ja) * 2012-01-31 2016-04-20 トヨタ自動車株式会社 半導体装置とその製造方法
US9040384B2 (en) 2012-10-19 2015-05-26 Freescale Semiconductor, Inc. High voltage diode
US9059008B2 (en) 2012-10-19 2015-06-16 Freescale Semiconductor, Inc. Resurf high voltage diode
JP6168961B2 (ja) * 2013-10-10 2017-07-26 三菱電機株式会社 半導体装置
CN105405869A (zh) * 2015-11-25 2016-03-16 电子科技大学 浅沟槽结终端扩展结构
US9653556B1 (en) * 2016-02-29 2017-05-16 Toshiba Corporation Field plate for high-voltage field effect transistors
US10861931B2 (en) 2016-12-08 2020-12-08 Cree, Inc. Power semiconductor devices having gate trenches and buried edge terminations and related methods
CN107464835A (zh) * 2017-07-03 2017-12-12 成都迈斯派尔半导体有限公司 一种半导体功率器件及其终端结构
DE102017125244B3 (de) * 2017-10-27 2019-02-28 Infineon Technologies Ag HALBLEITERVORRICHTUNG MIT JUNCTION-ABSCHLUSSZONE und Verfahren zu deren Herstellung
CN109411530A (zh) * 2018-11-30 2019-03-01 中国振华集团永光电子有限公司（国营第八七三厂） 一种电力电子半导体芯片终端结构及其制造方法
US11617695B1 (en) * 2022-09-28 2023-04-04 Robert Xianhe Xia Footrest strap for a wheelchair

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306937A (ja) 1995-04-28 1996-11-22 Fuji Electric Co Ltd 高耐圧半導体装置
US6054748A (en) 1997-03-18 2000-04-25 Kabushiki Kaisha Toshiba High voltage semiconductor power device
US6429501B1 (en) 1999-03-11 2002-08-06 Kabushiki Kaisha Toshiba Semiconductor device having high breakdown voltage and method for manufacturing the device
US6476458B2 (en) 2000-11-29 2002-11-05 Denso Corporation Semiconductor device capable of enhancing a withstand voltage at a peripheral region around an element in comparison with a withstand voltage at the element
US20050059256A1 (en) 2003-09-12 2005-03-17 Minoru Watanabe Method of forming a resist pattern and fabricating tapered features

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6566224B1 (en) * 1997-07-31 2003-05-20 Agere Systems, Inc. Process for device fabrication
US6531355B2 (en) * 1999-01-25 2003-03-11 Texas Instruments Incorporated LDMOS device with self-aligned RESURF region and method of fabrication
JP2005064472A (ja) * 2003-07-25 2005-03-10 Fuji Electric Device Technology Co Ltd 半導体装置
CN1319137C (zh) 2004-12-23 2007-05-30 上海华虹（集团）有限公司<Del/> 提高表面降场型ldmos器件耐压的工艺
JP2007180133A (ja) * 2005-12-27 2007-07-12 Seiko Epson Corp 半導体基板の製造方法、半導体装置の製造方法、および半導体装置
US20080296636A1 (en) * 2007-05-31 2008-12-04 Darwish Mohamed N Devices and integrated circuits including lateral floating capacitively coupled structures
JP2009088385A (ja) * 2007-10-02 2009-04-23 Sanken Electric Co Ltd 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306937A (ja) 1995-04-28 1996-11-22 Fuji Electric Co Ltd 高耐圧半導体装置
US6054748A (en) 1997-03-18 2000-04-25 Kabushiki Kaisha Toshiba High voltage semiconductor power device
US6429501B1 (en) 1999-03-11 2002-08-06 Kabushiki Kaisha Toshiba Semiconductor device having high breakdown voltage and method for manufacturing the device
US6476458B2 (en) 2000-11-29 2002-11-05 Denso Corporation Semiconductor device capable of enhancing a withstand voltage at a peripheral region around an element in comparison with a withstand voltage at the element
US20050059256A1 (en) 2003-09-12 2005-03-17 Minoru Watanabe Method of forming a resist pattern and fabricating tapered features

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Publication number Publication date
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US9431479B2 (en) 2016-08-30
DE102010042381B4 (de) 2017-04-06
KR101206382B1 (ko) 2012-11-29
JP2011086648A (ja) 2011-04-28
JP5409247B2 (ja) 2014-02-05

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