CN102044559A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

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Abstract

本发明涉及半导体装置及其制造方法。提供在具有场板结构和RESURF形成结构的半导体装置的制造工艺中，能够防止抗蚀剂涂敷时的涂敷不均产生、并且谋求照相制版时的聚焦裕度提高的半导体装置及其制造方法。本发明的半导体装置在半导体衬底(7)的表面中形成有电极层(8)和凹陷部(12)。进而，在半导体衬底(7)中，形成有与凹陷部(12)的底面和电极层(8)接触的RESURF层。此外，以填充凹陷部(12)的方式，在半导体衬底(7)的上表面(13)形成绝缘膜(15)。此外，在凹陷部(12)的上方的绝缘膜(15)上形成有场板电极(11)。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明是涉及半导体装置以及半导体装置的制造方法的发明，例如能够应用于要求高耐压的功率半导体元件。
背景技术
在高耐压的二极管、双极晶体管、功率MOSFET和IGBT等的高耐压半导体装置的结终端部分，需要缓和主结表面附近的耗尽层端部的电场。为了该耗尽层端部的电场缓和，在现有技术中，采用场板结构、RESURF(Reduced Surface Field，降低表面电场：以下，称为RESURF)层的形成结构。
例如，在专利文献1中，公开了通过组合场板结构和RESURF层形成结构，使元件耐压提高的技术。
在该专利文献1的图3中公开的结构中，RESURF层在n型半导体衬底的表面内形成。该RESURF层以与电极层(p型阳极区域)连接的方式形成，通过比该电极层浓度低的p型杂质构成。此外，该RESURF层与在半导体衬底表面内形成的沟道截止层隔开规定的距离而形成。此外，在专利文献1的图3中公开的半导体装置中，在上述RESURF层上隔着绝缘膜设置有导电膜(场板电极)。
专利文献1：日本特开平8-306937(图3)
在上述专利文献1中公开的场板电极下的绝缘膜的厚度薄的情况下，在场板电极端部附近产生雪崩，元件耐压变低。因此，要求场板电极下的绝缘膜的厚度较厚。
可是，该绝缘膜的膜厚引起半导体衬底与绝缘膜之间的阶梯差的扩大。该阶梯差的扩大成为抗蚀剂形成时的抗蚀剂涂敷不均的产生、照相制版时的聚焦裕度的降低等的原因。
发明内容
因此，本发明的目的在于提供一种在具有场板结构和RESURF形成结构的半导体装置的制造工艺中，能够防止抗蚀剂涂敷时的涂敷不均产生、并且谋求照相制版时的聚焦裕度提高的半导体装置，以及该半导体装置的制造方法。
为了实现上述目的，第一发明的半导体装置具备：半导体衬底，具有第一导电型，具有形成了凹陷部(recessed part)的上表面；电极层，具有第二导电型，与上述凹陷部邻接，在上述半导体衬底的表面内形成；RESURF层，具有比上述电极层浓度低的上述第二导电型的杂质，以与上述凹陷部的底面和上述电极层接触的方式在上述半导体衬底内形成；绝缘膜，以填充上述凹陷部的方式在上述半导体衬底的上表面形成；以及场板电极，在上述凹陷部上方的上述绝缘膜上形成。
此外，第二发明的半导体装置的制造方法具备：(A)在具有第一导电型的半导体衬底的表面形成凹陷部的工序；(B)通过对半导体衬底导入第二导电型的杂质，在上述半导体衬底的表面内形成与上述凹陷部邻接的电极层的工序；(C)通过对上述半导体衬底导入比上述电极层浓度低的上述第二导电型的杂质，在上述半导体衬底内形成与上述凹陷部的底面和上述电极层接触的RESURF层的工序；(D)以填充上述凹陷部的方式形成绝缘膜的工序；以及(E)在上述凹陷部上方的上述绝缘膜上形成场板电极的工序。
在本发明中，以填充凹陷部的方式，在半导体衬底的上表面形成绝缘膜。然后，在凹陷部上方的绝缘膜上，形成场板电极。
因此，能够谋求凹陷部以外的半导体衬底的上表面的绝缘膜的膜厚降低。因此，在绝缘膜形成后，即使在从半导体衬底上表面到绝缘膜上表面实施抗蚀剂涂敷处理，也能够抑制涂敷不均的产生。此外，在绝缘膜形成后，即使在从半导体衬底上表面到绝缘膜上表面实施照相制版处理，也能够使聚焦裕度提高。再有，RESURF层的上方的绝缘膜的厚度由于凹陷部的存在，能够变厚。因此，能够谋求元件耐压的提高。
附图说明
图1是表示实施方式1的半导体装置的结终端部的结构的剖面图。
图2是用于说明实施方式1的半导体装置的制造方法的工序剖面图。
图3是用于说明实施方式1的半导体装置的制造方法的工序剖面图。
图4是用于说明实施方式1的半导体装置的制造方法的工序剖面图。
图5是用于说明实施方式1的半导体装置的制造方法的工序剖面图。
图6是用于说明实施方式1的半导体装置的制造方法的工序剖面图。
图7是用于说明实施方式1的半导体装置的制造方法的工序剖面图。
图8是用于说明实施方式1的半导体装置的制造方法的工序剖面图。
图9是表示比较例的结构的剖面图。
图10是表示RESURF层的深度和高耐压型半导体装置的耐压的相关的模拟结果图。
图11是表示驱动时间与扩散层的深度的关系的模拟结果图。
图12是用于说明实施方式2的半导体装置的制造方法的工序剖面图。
图13是用于说明实施方式2的半导体装置的制造方法的工序剖面图。
图14是用于说明实施方式2的半导体装置的制造方法的工序剖面图。
图15是用于说明实施方式2的半导体装置的制造方法的工序剖面图。
图16是用于说明实施方式2的半导体装置的制造方法的工序剖面图。
图17是用于说明实施方式2的半导体装置的制造方法的工序剖面图。
图18是表示在半导体衬底的上表面和绝缘膜的上表面之间产生的阶梯差、与抗蚀剂涂敷不均的有无的关系的实验结果图。
图19是表示对本发明的半导体装置施加规定的电压的样子的剖面图。
图20是表示侧面部不是锥形状的凹陷部、与该凹陷部的周围结构的放大剖面图。
图21是表示凹陷部的形状不是锥形状的情况下的、该凹陷部附近的电场分布的样子的模拟结果图。
图22是表示侧面部是锥形状的凹陷部、与该凹陷部的周围结构的放大剖面图。
图23是表示凹陷部的形状是锥形状的情况下的、该凹陷部附近的电场分布的样子的模拟结果图。
图24是用于说明实施方式5的半导体装置的制造方法的工序剖面图。
图25是用于说明实施方式5的半导体装置的制造方法的工序剖面图。
图26是用于说明实施方式5的半导体装置的制造方法的工序剖面图。
图27是表示实施方式6的半导体装置的结构的剖面图。
图28是表示实施方式7的半导体装置的结构的剖面图。
图29是表示电极层不覆盖凹陷部的角部的结构的剖面图。
图30是表示实施方式8的半导体装置的结构的剖面图。
图31是表示在俯视中，场板电极不覆盖凹陷部的角部的结构的平面图。
附图标记说明
7半导体衬底
8电极层
9RESURF层
10沟道截止层
11、14场板电极
12凹陷部
13(半导体衬底的)上表面
15绝缘膜
29抗蚀剂图案
35、36(凹陷部的)角部
具体实施方式
以下，对本发明基于表示其实施方式的附图具体地进行说明。
<实施方式1>
图1是表示实施方式1的高耐压半导体装置(二极管)的结终端部的结构的剖面图。
在图1所示的结构中，在具有N型的导电型的半导体衬底7的表面内，形成有具有P型的导电型的电极层8。此外，在半导体衬底7的上表面形成有凹陷部12。该凹陷部12以与电极层8交叉的方式形成，凹陷部12的一部分在该电极层8内形成。也就是说，电极层8与凹陷部12邻接。在这里，在图1所示的结构中，电极层8的深度比凹陷部12的深度深。
此外，RESURF(Reduced Surface Field)层9以围绕电极层8的方式在半导体衬底7内形成。在这里，RESURF9通过比电极层8浓度低的P型(P-型)杂质构成。如图1所示，RESURF9以从下方向起覆盖电极层8与凹陷部12的交叉部分的方式，与电极层8的底面的一部分和凹陷部12的底面的一部分接触。
进而，在半导体衬底7的外周部，在该半导体衬底7的表面内形成有沟道截止层10。该沟道截止层10具有N型的导电型，该沟道截止层10的杂质浓度比半导体衬底7的杂质浓度高(N+型)。此外，该沟道截止层10以离开规定的距离、围绕各结构(电极层8、RESURF层9、以及凹陷部12)的方式，在半导体衬底7的表面内形成。
此外，绝缘膜15以填充凹陷部12的方式，在半导体衬底7的上表面形成。在这里，如图1所示，在比该凹陷部12高的位置存在的半导体衬底7的上表面13的一部分中，也形成有绝缘膜15。因此，在RESURF层9的上方存在的凹陷部12内形成的绝缘膜15的膜厚，变得比在半导体衬底7的上表面13形成的绝缘膜15的膜厚厚。
此外，如图1所示，场板电极11、14从半导体衬底7上延伸到绝缘膜15上形成。通过对该场板电极11、14施加规定的电压，能够使在半导体衬底7内产生的耗尽层扩展。
在这里，场板电极11的一部分与从半导体衬底7的上表面13露出的电极层8接触，场板电极11的其它部分在绝缘膜15上形成。更具体地，场板电极11从电极层8延伸到凹陷上方的膜厚厚的绝缘膜15的上表面而配设。因此，在平面观察中，该场板电极11覆盖电极层8和RESURF9的一部分。
此外，场板电极14的一部分与从半导体衬底的上表面13露出的沟道截止层10接触，场板电极14的其它部分在绝缘膜15上形成。换句话说，场板电极14从沟道截止层10上延伸到绝缘膜15上而配设。因此，在平面观察中，该场板电极14至少覆盖沟道截止层10。
接着，使用工序剖面图说明实施方式1的高耐压型半导体装置的制造方法。
首先，例如准备电阻率ρ＝23Ω·cm、厚度是725μm、具有N型的导电型的半导体衬底7。
接着，通过照相制版，在该半导体衬底7上形成抗蚀剂图案。然后，将该抗蚀剂图案作为掩模进行使用，对半导体衬底7进行硼离子的导入(称为第一硼离子注入处理)。该第一硼离子注入处理例如在注入能量2.0MeV、浓度10E12atoms/cm2的条件下实施。在该第一硼离子注入处理之后，除去抗蚀剂图案，对半导体衬底7实施热扩散处理。由此，如图2所示，在半导体衬底7的表面内形成P型的RESURF层9。在这里，上述热扩散处理例如在温度1200℃、时间1200min的条件下实施。
接着，再次通过照相制版处理，在半导体衬底7上形成抗蚀剂图案。然后，将该抗蚀剂图案作为掩模进行使用，对半导体衬底7进行硼离子的导入(称为第二硼离子注入处理)。该第二硼离子注入处理例如在注入能量50keV、浓度3.0E14atoms/cm2的条件下实施。在该第二硼离子注入处理之后，除去抗蚀剂图案，再次对半导体衬底7实施热扩散处理。由此，如图3所示，在半导体衬底7的表面内形成P型的电极层8。在这里，该热扩散处理例如在温度1150℃、时间300min的条件下实施。
在这里，由上述各硼离子注入处理的条件可知，RESURF层9的杂质离子浓度比电极层8的杂质浓度低。进而，RESURF层9的深度也比电极层8的深度深。再有，电极层8的两侧与RESURF层9接触，在平面观察中，RESURF层9围绕电极层8。
接着，通过第三次的照相制版处理，在半导体衬底7上形成抗蚀剂图案。然后，将该抗蚀剂图案作为掩模进行使用，对半导体衬底7实施蚀刻处理。通过该蚀刻处理，如图4所示，形成深度1μm的凹陷部12。如图4所示，不除去电极层8的一部分(在图4中，在凹陷部12之间存在电极层8)而残存，但除去电极层8的其它部分的上部和凹陷部9的上部。如图4所示，从凹陷部12的底面露出电极层8、RESURF层9和N型半导体衬底7。通过凹陷部12的形成，半导体衬底7的上表面，由凹陷部12的底面、和在比该凹陷部12的底面高的位置存在的上表面13构成。
接着，对形成有凹陷部12的半导体衬底7的上表面实施热氧化处理。通过该热氧化处理，形成作为氧化膜的绝缘膜15。之后，对绝缘膜15的上表面实施平坦化处理(例如，CMP(Chemical MechanicalPolishing，化学机械研磨))。通过该热氧化处理和平坦化处理，如图5所示，以填充凹陷部12的方式，在半导体衬底7的上表面13形成绝缘膜15。该绝缘膜15的上表面被平坦化，该绝缘膜15的在凹陷部12中的厚度是1.5μm左右。
接着，通过第四次的照相制版处理，在绝缘膜15上形成抗蚀剂图案。然后，将该抗蚀剂图案作为掩模进行使用，对绝缘膜15实施干法蚀刻处理。通过该干法蚀刻处理，如图6所示，在绝缘膜15形成多个开口部。从该一部分的开口部的底面使半导体衬底7的上表面13部分地露出。此外，从其它开口部的底面使电极层8部分地露出。
接着，通过第五次的照相制版处理，在绝缘膜15上以及半导体衬底7上形成抗蚀剂图案。该抗蚀剂图案虽然省略图示，但通过该抗蚀剂图案覆盖电极层8的上表面，半导体衬底7的上表面13的一部分通过该抗蚀剂图案的开口部露出。
然后，将该抗蚀剂图案作为掩模进行使用，对半导体衬底7的露出的上表面13进行砷离子的导入(称为砷离子注入处理)。该砷离子注入处理例如在注入能量50keV、浓度2.0E15atoms/cm2的条件下实施。在该砷离子注入处理之后，除去抗蚀剂图案，再次对半导体衬底7进行热扩散处理。由此，如图7所示，在半导体衬底7的表面内形成N+型的沟道截止层10。在这里，该热扩散处理例如在温度1150℃、时间15min的条件下实施。再有，在平面观察中，沟道截止层10离开规定的距离，围绕RESUREF层9。
接着，对具有图7所示的结构的半导体衬底7从上表面方向实施溅射法。通过该溅射法，在半导体衬底7的上表面13和绝缘膜15的上表面对Al(铝)-Si(硅)膜进行成膜。在这里，半导体衬底7的上表面13中的该Al-Si膜的膜厚例如是4μm。
接着，通过第六次的照相制版处理，在Al-Si膜上形成抗蚀剂图案。然后，将该抗蚀剂图案作为掩模进行使用，对Al-Si膜实施干法蚀刻处理。通过该干法蚀刻处理部分地除去Al-Si膜，如图8所示，形成场板电极11、14。如图8所示，剖面形状为T字形状的场板电极11从电极层8上延伸到绝缘膜15上而形成。另一方面，剖面形状是L字形状的各场板电极14从各沟道截止层10上延伸到绝缘膜15上而形成。
接着，一边与比较例进行比较，一边说明实施方式1的发明的效果。
比较例是在上述说明的半导体装置的制造工艺中，省略凹陷部12的形成工序(图4的工序)而形成。通过省略了该凹陷部12的形成工序的制造工艺，形成具有图9所示的结构的比较例。该比较例当然在半导体衬底7的上表面没有形成凹陷部。此外，在半导体衬底7上形成的绝缘膜15的膜厚是固定的(在上述图1、图8的结构中，绝缘膜15在凹陷部12中变为厚膜，在半导体衬底7的上表面13中变为薄膜)。
在该比较例中，在场板电极11下的绝缘膜的厚度薄的情况下，在场板电极11端部附近产生雪崩，元件耐压变低。因此，需要场板电极11下的绝缘膜15的厚度厚。因此，该绝缘膜15的膜厚引起半导体衬底7的上表面和绝缘膜15的上表面之间的阶梯差的扩大。该阶梯差的扩大成为在该阶梯差形成后，在抗蚀剂形成时的抗蚀剂涂敷不均的产生、照相制版时的聚焦裕度的降低等的原因。
相对于此，在实施方式1的发明中，进行凹陷部12的形成，以填充该凹陷部12的方式，在半导体衬底7的上表面13中形成有绝缘膜15(参照图4～图6)。因此，在实施方式1的半导体装置中，如图1、图8所示，绝缘膜15在RESURF层9的上方成为厚膜，绝缘膜15在半导体衬底7的上表面13上成为薄膜。
像这样，能够谋求半导体衬底7的上表面13中的绝缘膜5的膜厚降低。因此，在绝缘膜15的形成后，即使从半导体衬底7上表面13到绝缘膜15上表面实施抗蚀剂涂敷处理，也能够抑制涂敷不均产生。此外，在绝缘膜15的形成后，即使从半导体衬底7上表面13到绝缘膜15上表面实施照相制版处理，也能够使聚焦裕度提高。再有，RESURF层9的上方的绝缘膜15的膜厚由于凹陷部12的存在，能够变厚。因此，能够谋求元件耐压的提高。
再有，在上述中，针对半导体衬底7具有N型的导电型、电极层8具有P型的导电型、RESURF层9具有P-型的导电型、沟道截止层10具有N+型的情况进行了叙述。可是，各导电型反转也可。也就是说，也可以是在图1的结构中，半导体衬底7具有P型的导电型、电极层8具有N型的导电型、RESURF层9具有N-型的导电型、沟道截止层10具有P+型的方式。在这里，即使在将该导电型反转后的结构中，也能够获得与上述同样的效果。
此外，半导体衬底7以硅(Si)构成也可，但以碳化硅(SiC)、氮化镓(GaN)等的半导体构成也可。即使半导体衬底7以任何半导体材料构成，也能获得与上述同样的效果。
<实施方式2>
图10是表示RESURF层9的深度与高耐压半导体装置的耐压(600V级别)的相关的模拟结果。
由图10可知，通过使RESURF层9较深，能够提高半导体装置的耐压。可是，RESURF层9的杂质浓度是1.0E15atoms/cm3左右，非常低。因此，为了形成深RESURF层9，需要非常长时间的热扩散处理。
图11是假定1200℃的热扩散处理的情况下的、表示驱动时间(热扩散处理时间)与扩散层的深度的关系的模拟结果。在这里，在该模拟中，假定对电阻率为23Ω·cm的N型硅衬底，在加速电压1.7MeV、注入量1.0E12atoms/cm2的条件下注入硼的情况。
由图11可知，例如为了获得8.5μm左右的扩散深度(换句话说，为了形成深度为8.5μm左右的RESURF层9)，需要1200分的非常长的驱动时间(热扩散处理)。
在本实施方式中，提供能够在RESURF层9的形成时谋求驱动时间的缩短化的半导体装置的制造方法。再有，如后述可知，通过在实施方式1中记述的制造方法制造的半导体装置，与通过在本实施方式2中说明的制造方法制造的半导体装置，具有相同的结构。
以下，使用工序剖面图，说明实施方式2的高耐压半导体装置的制造方法。
首先，例如准备电阻率ρ＝23Ω·cm、厚度是725μm、具有N型的导电型的半导体衬底7。
接着，通过照相制版处理，在该半导体衬底7上形成抗蚀剂图案。然后，将该抗蚀剂图案作为掩模进行使用，对半导体衬底7实施蚀刻处理。通过该蚀刻处理，如图12所示，形成深度1μm的凹陷部12。在这里，在图12中，省略上述抗蚀剂图案的图示。如图12所示，通过凹陷部12的形成，半导体衬底7的上表面由凹陷部12的底面、和在比该凹陷部12的底面高的位置存在的上表面13构成。
接着，再次使用在凹陷部12的形成时使用的抗蚀剂图案，对半导体衬底7(具体地，对凹陷部12的底面)实施硼离子的导入(称为第一硼离子注入处理)。该第一硼离子注入处理例如在注入能量2.0MeV、浓度10E12atoms/cm2的条件下实施。在该第一硼离子注入处理之后，除去抗蚀剂图案，对半导体衬底7实施热扩散处理。由此，如图13所示，在半导体衬底7的表面内(更具体地，在凹陷部12的底面内)形成P型的RESURF层9。在这里，上述热扩散处理例如在温度1200℃、时间600min的条件下实施。
接着，对形成了凹陷部12的半导体衬底7的上表面实施热氧化处理。通过该热氧化处理，形成作为氧化膜的绝缘膜15。之后，对绝缘膜15的上表面实施平坦化处理(例如，CMP处理)。通过该热氧化处理和平坦化处理，如图14所示，以填充凹陷部12的方式，在半导体衬底7的上表面13形成绝缘膜15，该绝缘膜15的上表面被平坦化。凹陷部12中的绝缘膜15的膜厚是1.5μm左右。
接着，再次通过照相制版处理，在绝缘膜15上形成抗蚀剂图案。然后，将该抗蚀剂图案作为掩模进行使用，对绝缘膜15实施干法蚀刻处理。通过该干法蚀刻处理，在绝缘膜15形成开口部。被凹陷部9包围的半导体衬底7的上表面13从该开口部的底面部分地露出。
接着，将上述抗蚀剂图案和具有开口部的绝缘膜15作为掩模进行使用，对从该开口部露出的半导体衬底7的上表面13进行硼离子的导入(称为第二硼离子注入处理)。该第二硼离子注入处理例如在注入能量50keV、浓度3.0E14atoms/cm2的条件下实施。在该第二硼离子注入处理之后，除去抗蚀剂图案，再次对半导体衬底7实施热扩散处理。由此，如图15所示，在半导体衬底7的表面内形成P型的电极层8。在这里，该热扩散处理例如在温度1150℃、时间300min的条件下实施。
在这里，通过上述的各硼离子注入处理的条件可知，RESURF层9的杂质离子浓度比电极层8的杂质浓度低。此外，如图15所示，RESURF层9的深度也比电极层8的深度深。再有，电极层8的两侧与RESURF层9接触，在平面观察中，RESURF层9包围电极层8。此外，如图15所示，凹陷部12部分地横切电极层8，电极层8的深度也比凹陷部12的深度深。因此，电极层8与凹陷部12的底面接触。
接着，通过第三次的照相制版处理，在绝缘膜15和半导体衬底7上形成抗蚀剂图案。该抗蚀剂图案虽然省略图示，但通过该抗蚀剂图案覆盖电极层8的上表面，绝缘膜15的一部分通过该抗蚀剂图案的开口部露出。
然后，将该抗蚀剂图案作为掩模进行使用，对绝缘膜15实施干法蚀刻处理。通过该干法蚀刻处理，在绝缘膜15形成开口部。半导体衬底7的上表面13从该开口部的底面部分地露出。
然后，将该抗蚀剂图案和绝缘膜15作为掩模进行使用，对半导体衬底7露出的上表面13进行砷离子的导入(称为砷离子注入处理)。该砷离子注入处理例如在注入能量50keV、浓度2.0E15atoms/cm2的条件下实施。在该砷离子注入处理之后，除去抗蚀剂图案，再次对半导体衬底7实施热扩散处理。由此，如图16所示，在半导体衬底7的表面内形成N+型的沟道截止层10。在这里，该热扩散处理例如在温度1150℃、时间15min的条件下实施。再有，在平面观察中，沟道截止层10仅离开规定的距离，围绕RESURF层9。
接着，对具有图16所示的结构的半导体衬底7，从上表面方向施溅射法。通过该溅射法，在半导体衬底7的上表面13和绝缘膜15的上表面，对Al(铝)-Si(硅)膜进行成膜。在这里，半导体衬底7的上表面13中的该Al-Si膜的膜厚例如是4μm。
接着，通过第四次的照相制版处理，在Al-Si膜上形成抗蚀剂图案。然后，将该抗蚀剂图案作为掩模进行使用，对Al-Si膜实施干法蚀刻处理。通过该干法蚀刻处理部分地除去Al-Si膜，从而如图17所示，形成场板电极11、14。如图17所示，剖面形状为T字形状的场板电极11从电极层8上延伸到绝缘膜15上而形成。另一方面，剖面形状为L字形状的各场板电极14在从各沟道截止层10上到绝缘膜15上形成。
在本实施方式中，在实施方式1中说明了的效果之外，还能够发挥如下效果。
也就是说，在采用实施方式1中说明了的制造工艺的情况(也就是说，在对半导体衬底7的上表面13实施RESURF层9的离子注入处理的情况)下，用于RESURF层9的形成的热扩散处理需要非常长的时间。这是因为如上述那样，RESURF层9中的杂质浓度非常低。
相对于此，在本实施方式中说明的制造工艺中，在半导体衬底7中形成凹陷部12之后，对该凹陷部12的底面实施RESURF层9的形成处理(离子注入处理等)。
因此，实际的RESURF层9的扩散深度变深凹陷部12的深度的量。由此，在从半导体衬底7的上表面13形成规定的深度的RESURF层9的情况下，与采用实施方式1的制造工艺的情况相比，在采用本实施方式的制造工艺的情况下，能够将用于RESURF层9的形成的热扩散处理缩短化。
<实施方式3>
在上述中，言及了当半导体衬底7的上表面13与绝缘膜15的上表面之间的阶梯差变大时，在该阶梯差中涂敷抗蚀剂时，发生抗蚀剂涂敷不均的情况。图18是表示该阶梯差导致的抗蚀剂涂敷不均的产生的实验结果。图18所示的实验结果是形成多种上述阶梯差，调查了在各阶梯差的每一个中有无抗蚀剂涂敷不均的产生的结果。
在这里，在获得图18的结果的实验中，在8英寸硅晶片形成膜厚不同的氧化膜，形成多种上述的阶梯差(5种阶梯差：0.5μm、0.8μm、1.0μm、1.5μm、2.0μm)。然后，对该各阶梯差在旋转数1400rpm下涂敷粘度是19cp的正性抗蚀剂，形成膜厚1.8μm的抗蚀剂。
通过包括图18的实验，确认了在通常的抗蚀剂涂敷条件下，当半导体衬底7的上表面13与绝缘膜15的上表面之间的阶梯差变为1.0μm以上时，产生抗蚀剂涂敷不均。
根据以上情况，可知在必须在RESURF层9上方形成1.0μm以上的绝缘膜15的情况下，本发明的半导体装置的结构是有效果的。
例如，假定在RESURF层9与场板电极11之间需要膜厚1.5μm左右的绝缘膜15的结构。
在比较例的图9的结构的情况下，该1.5μm直接成为半导体衬底7的上表面和绝缘膜15的上表面之间的阶梯差的大小。因此，阶梯差成为1.5μm，因此产生抗蚀剂涂敷不均。
相对于此，采用形成凹陷部12的本发明的结构，例如将凹陷部12的深度设定为1.0μm。在该情况下，即使在RESURF层9和场板电极11之间形成膜厚1.5μm左右的绝缘膜15，半导体衬底7的上表面13与绝缘膜15的上表面之间的阶梯差也仅是0.5μm左右。在该0.5μm左右的阶梯差的条件下，不发生抗蚀剂涂敷不均。
如上所述，RESURF层9与场板电极11之间的绝缘膜15的膜厚(换句话说，在凹陷部12内形成的绝缘膜15的膜厚)是1μm以上的结构的情况下，有效地发挥本发明的半导体装置的效果。
<实施方式4>
如图19所示，在本发明的半导体装置中，假设将场板电极11设为接地电位，对半导体衬底7的下表面29施加600V。在这里，假设如图20的扩大剖面图所示，凹陷部12的侧面部不是锥(taper)形状。也就是说，假设凹陷部12的侧面部相对于凹陷部12的底面是垂直地形成。在该情况下，在凹陷部12、电极层8以及RESURF层9周围的区域中，形成图21所示的电场分布。图21是假定上述电压施加和图19、图20的结构的条件下的模拟结果。
在图21中，横轴A-B对应于图20所示的A-B区域。此外，纵轴表示电场强度(V/cm)。
从图21可知，在图20所示的凹陷部12的形状的情况下，在凹陷部12的角部(凹陷部12的底面与凹陷部12的侧面的交叉部)中，电场强度急剧变高。也就是说，凹陷部12的角部附近成为电场最高的区域。该电场强度的急剧增加成为半导体装置的耐压保持变得不稳定的原因。
因此，在本实施方式中，凹陷部12的侧面部具有锥形状。
具体地，如图22的扩大剖面图所示那样，在本实施方式中，从凹陷部12的底面到凹陷部12的侧面的角度θ变得比90°大(θ＞90°)。
假定在图1所示的结构中作为凹陷部12的形状采用图22的形状，将场板电极11设为接地电位，对半导体衬底7的下表面施加600V。在该情况下，在凹陷部12、电极层8和RESURF层9的周围的区域中，形成图23所示的电场分布。图23是表示假定上述电压施加和图1、图22的结构的模拟结果。
在图23中，横轴C-D对应于图22所示的C-D区域。此外，纵轴表示电场强度(V/cm)。
从图21和图23的比较可知，在图22所示的凹陷部12的形状的情况(也就是说，通过将凹陷部12的侧面部作为锥形状)下，凹陷部12的角部附近的电场被缓和。
如上所述，在本实施方式的半导体装置中，凹陷部12的侧面部具有锥形状。因此，凹陷部12的角部附近的电场被缓和，由此能够使半导体装置的耐压保持更稳定。
<实施方式5>
在本实施方式中，针对在实施方式4中说明的侧面部具有锥形状的凹陷部12(参照图22)的形成方法，使用扩大工序剖面图进行说明。再有，各扩大工序剖面图表示形成的凹陷部12的侧面部周围。
此外，在本实施方式中说明的制造工艺，是使用图4或图12说明的凹陷部12的形成工艺的详细。
首先在最初，对半导体衬底7的上表面实施照相制版处理。由此，如图24所示，在半导体衬底7的上表面形成具有开口部的抗蚀剂图案29。在这里，半导体衬底7的上表面的形成凹陷部12的预定区域从该开口部的底面露出。
接着，对抗蚀剂图案29实施后烘烤处理。在这里，该后烘烤处理例如在温度130℃、时间150sec的条件下实施。通过该后烘烤处理，抗蚀剂图案29收缩，如图25所示，抗蚀剂29的开口部侧面变为锥形状。也就是说，抗蚀剂图案29的开口部的宽度尺寸随着从该开口部的底面到上表面，连续地变大。
接着，将抗蚀剂图案29作为掩模进行使用，对半导体衬底7的上表面实施蚀刻处理。通过该蚀刻处理，如图26所示，能够在半导体衬底7的表面内形成侧面部为锥形状的凹陷部12。
在这里，当相对于抗蚀剂图案29，半导体衬底7被较多地蚀刻时，不能将抗蚀剂图案29的锥形状，反映到形成于半导体衬底7的凹陷部12的形状中。因此，虽然也依赖于在抗蚀剂图案29中形成的锥形状的倾斜程度，但优选蚀刻选择比(半导体层衬底7的蚀刻量/抗蚀剂图案29的蚀刻量)为2以下。此外，在蚀刻选择比是1的情况下，能够将抗蚀剂图案29的锥形状直接反映到凹陷部12的锥形状。
如上所述，在本实施方式中，在半导体衬底7上形成具有侧面部为锥形状的开口部的抗蚀剂图案29。然后，将该抗蚀剂图案29作为掩模，对半导体衬底7实施蚀刻处理。
因此，能够在半导体衬底7的表面内，简单地形成侧面部的形状为锥形状的凹陷部12。
此外，通过在蚀刻选择比为1的条件下进行该蚀刻，能够将抗蚀剂图案29的开口部具有的锥形状，直接反映到凹陷部12的侧面部。
<实施方式6>
在凹陷部12的底面部和凹陷部12的侧面部连接的角部，在半导体衬底7内产生的电场容易集中。因此，该角部中的电场缓和导致半导体装置的稳定的耐压保持。
因此，在本实施方式中，与凹陷部12的连接的角部35、36带有圆形(即，具有圆形状)。图27是表示本实施方式的凹陷部12及其周围结构的剖面图。
如图27所示，凹陷部12的底面部与凹陷部12的侧面部连接的角部35、36带有圆形。该凹陷部12的形成方法例如如下述那样。
首先，在图4或图12所示的结构中，对凹陷部12形成热氧化膜。之后，通过除去该氧化膜，能够使凹陷部12的角部35、36带有圆形。
如上所述，在本实施方式的凹陷部12中，该凹陷部12的角部35、36带有圆形。因此，与角部有棱角的情况相比，带有圆形的角部35、36能够使该角部35、36的电场集中缓和。因此，作为结果，能够实现半导体装置的稳定的耐压保持。
<实施方式7>
如实施方式6中说明的那样，在凹陷部12的与底面连接的角部中，半导体衬底7内产生的电场容易集中。因此，在本实施方式中，通过电极层8覆盖凹陷部12的与底面连接的角部。图28是表示本实施方式的半导体装置的结构的扩大剖面图。
如图28所示，在本实施方式中，在与电极层8接触的一侧，凹陷部12的底面部与凹陷部的侧面部连接的角部35从下方被电极层8覆盖。因此，电极层8与凹陷部12的侧面和凹陷部12的底面的一部分接触。
如上所述，在本实施方式中，通过电极层8覆盖凹陷部12的角部35。因此，与凹陷部12的角部35不被电极层8覆盖的结构(参照图29)相比，图28的结构能够使角部35的电场集中缓和。由此，作为结果，能够实现半导体装置的稳定的耐压保持。
再有，如图29所示，在凹陷部12的角部35不被电极层8覆盖的结构中，电极层8仅与凹陷部12的侧面部接触。
<实施方式8>
如在实施方式6、7中说明的那样，在凹陷部12的与底面部连接的角部中，在半导体衬底7内产生的电场容易集中。因此，在本实施方式中，在平面观察中，场板电极11以完全覆盖凹陷部12的与底面连接的角部35的方式形成。图30是表示本实施方式的半导体装置的结构的扩大剖面图。
着眼于与电极层8连接的凹陷部12侧。于是，如图30所示，与凹陷部12的底面部连接的凹陷部12的角部35带有圆形。因此，该角部35在平面观察的情况下具有宽度。此外，如图30所示，在从上方向观察半导体装置的情况下，在绝缘膜15上形成的场板电极11完全覆盖凹陷部12的与底面连接的角部35。因此，场板电极11在从电极层8的上方到与角部35连接的凹陷部12的底面上方形成。
如上所述，在本实施方式中，在平面观察中，凹陷部12的角部35被场板电极11完全覆盖。因此，与凹陷部12的角部35不被场板电极11完全覆盖的结构(参照图31)相比，图30的结构能够进一步发挥场板效果。由此，能够使角部35的电场集中缓和，结果，能够保持半导体装置的稳定的耐压。
再有，如图31所示，在凹陷部12的角部35不被场板电极11完全覆盖的结构中，场板电极11在平面观察中仅覆盖带有圆形的角部35的一部分。
在上述各实施方式中，作为半导体装置假定是二极管。可是在具有RESURF层和在绝缘膜15上形成的场板电极的其它高耐压半导体装置(双极晶体管、功率MOSFET(Metal Oxide Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管)以及IGBT(Insulated GateBipolar Transistor，绝缘栅双极晶体管)等)中，也能够应用上述各实施方式的半导体装置的结构。

Claims (11)

1.一种半导体装置，其特征在于，具备：
半导体衬底，具有第一导电型，具有形成了凹陷部的上表面；
电极层，具有第二导电型，与所述凹陷部邻接，在所述半导体衬底的表面内形成；
RESURF层，具有比所述电极层浓度低的所述第二导电型的杂质，以与所述凹陷部的底面和所述电极层接触的方式在所述半导体衬底内形成；
绝缘膜，以填充所述凹陷部的方式在所述半导体衬底的上表面形成；以及
场板电极，在所述凹陷部上方的所述绝缘膜上形成。
2.根据权利要求1所述的半导体装置，其特征在于，
在所述凹陷部内形成的所述绝缘膜的厚度是1μm以上。
3.根据权利要求1所述的半导体装置，其特征在于，
所述凹陷部的侧面部具有锥形状。
4.根据权利要求1所述的半导体装置，其特征在于，
所述凹陷部的与底面连接的角部带有圆形。
5.根据权利要求1所述的半导体装置，其特征在于，
所述凹陷部的与底面连接的角部通过所述电极层而被覆盖。
6.根据权利要求1所述的半导体装置，其特征在于，
所述场板电极在平面观察中，以覆盖所述凹陷部的与底面连接的角部的方式而被形成。
7.根据权利要求1所述的半导体装置，其特征在于，
所述半导体衬底包含：硅、碳化硅、或氮化镓。
8.一种半导体装置的制造方法，其特征在于，具备：
(A)在具有第一导电型的半导体衬底的表面形成凹陷部的工序；
(B)通过对半导体衬底导入第二导电型的杂质，在所述半导体衬底的表面内形成与所述凹陷部邻接的电极层的工序；
(C)通过对所述半导体衬底导入比所述电极层浓度低的所述第二导电型的杂质，在所述半导体衬底内形成与所述凹陷部的底面和所述电极层接触的RESURF层的工序；
(D)以填充所述凹陷部的方式形成绝缘膜的工序；以及
(E)在所述凹陷部上方的所述绝缘膜上形成场板电极的工序。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于，
所述工序(C)是在所述工序(A)之后，通过对所述凹陷部的底面导入所述杂质，从而形成所述RESURF层的工序。
10.根据权利要求8所述的半导体装置的制造方法，其特征在于，
所述工序(A)具备：
(A-1)在所述半导体衬底的上表面，形成具有侧面部是锥形状的开口部的抗蚀剂的工序；以及
(A-2)将所述抗蚀剂作为模板进行使用，通过对所述半导体衬底进行蚀刻，形成所述凹陷部的工序。
11.根据权利要求10所述的半导体装置的制造方法，其特征在于，
所述工序(A-2)是在所述半导体衬底相对于所述抗蚀剂的蚀刻选择比为1的条件下进行所述蚀刻的工序。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104576710A (zh) * 2013-10-10 2015-04-29 三菱电机株式会社 半导体装置
CN105405869A (zh) * 2015-11-25 2016-03-16 电子科技大学 浅沟槽结终端扩展结构
CN107464835A (zh) * 2017-07-03 2017-12-12 成都迈斯派尔半导体有限公司 一种半导体功率器件及其终端结构
CN109411530A (zh) * 2018-11-30 2019-03-01 中国振华集团永光电子有限公司（国营第八七三厂） 一种电力电子半导体芯片终端结构及其制造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5906767B2 (ja) * 2012-01-31 2016-04-20 トヨタ自動車株式会社 半導体装置とその製造方法
US9040384B2 (en) 2012-10-19 2015-05-26 Freescale Semiconductor, Inc. High voltage diode
US9059008B2 (en) 2012-10-19 2015-06-16 Freescale Semiconductor, Inc. Resurf high voltage diode
US9653556B1 (en) * 2016-02-29 2017-05-16 Toshiba Corporation Field plate for high-voltage field effect transistors
US10861931B2 (en) 2016-12-08 2020-12-08 Cree, Inc. Power semiconductor devices having gate trenches and buried edge terminations and related methods
DE102017125244B3 (de) * 2017-10-27 2019-02-28 Infineon Technologies Ag HALBLEITERVORRICHTUNG MIT JUNCTION-ABSCHLUSSZONE und Verfahren zu deren Herstellung
US11617695B1 (en) * 2022-09-28 2023-04-04 Robert Xianhe Xia Footrest strap for a wheelchair

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306937A (ja) * 1995-04-28 1996-11-22 Fuji Electric Co Ltd 高耐圧半導体装置
US6054748A (en) * 1997-03-18 2000-04-25 Kabushiki Kaisha Toshiba High voltage semiconductor power device
US20010053581A1 (en) * 1999-01-25 2001-12-20 Dan M. Mosher Ldmos device with self-aligned resurf region and method of fabrication
US6429501B1 (en) * 1999-03-11 2002-08-06 Kabushiki Kaisha Toshiba Semiconductor device having high breakdown voltage and method for manufacturing the device
CN1632931A (zh) * 2004-12-23 2005-06-29 上海华虹（集团）有限公司 提高表面降场型ldmos器件耐压的工艺

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6566224B1 (en) * 1997-07-31 2003-05-20 Agere Systems, Inc. Process for device fabrication
JP4736180B2 (ja) * 2000-11-29 2011-07-27 株式会社デンソー 半導体装置およびその製造方法
JP2005064472A (ja) * 2003-07-25 2005-03-10 Fuji Electric Device Technology Co Ltd 半導体装置
JP4218476B2 (ja) * 2003-09-12 2009-02-04 沖電気工業株式会社 レジストパターン形成方法とデバイス製造方法
JP2007180133A (ja) * 2005-12-27 2007-07-12 Seiko Epson Corp 半導体基板の製造方法、半導体装置の製造方法、および半導体装置
US20080296636A1 (en) * 2007-05-31 2008-12-04 Darwish Mohamed N Devices and integrated circuits including lateral floating capacitively coupled structures
JP2009088385A (ja) * 2007-10-02 2009-04-23 Sanken Electric Co Ltd 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306937A (ja) * 1995-04-28 1996-11-22 Fuji Electric Co Ltd 高耐圧半導体装置
US6054748A (en) * 1997-03-18 2000-04-25 Kabushiki Kaisha Toshiba High voltage semiconductor power device
US20010053581A1 (en) * 1999-01-25 2001-12-20 Dan M. Mosher Ldmos device with self-aligned resurf region and method of fabrication
US6429501B1 (en) * 1999-03-11 2002-08-06 Kabushiki Kaisha Toshiba Semiconductor device having high breakdown voltage and method for manufacturing the device
CN1632931A (zh) * 2004-12-23 2005-06-29 上海华虹（集团）有限公司 提高表面降场型ldmos器件耐压的工艺

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104576710A (zh) * 2013-10-10 2015-04-29 三菱电机株式会社 半导体装置
US9871109B2 (en) 2013-10-10 2018-01-16 Mitsubishi Electric Corporation Semiconductor device
CN105405869A (zh) * 2015-11-25 2016-03-16 电子科技大学 浅沟槽结终端扩展结构
CN107464835A (zh) * 2017-07-03 2017-12-12 成都迈斯派尔半导体有限公司 一种半导体功率器件及其终端结构
CN109411530A (zh) * 2018-11-30 2019-03-01 中国振华集团永光电子有限公司（国营第八七三厂） 一种电力电子半导体芯片终端结构及其制造方法

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