JP2015216182A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】ＳｉＣ基板を用いた電力用半導体装置において、製造工程を複雑にすることなくスーパージャンクション構造を形成する。【解決手段】ｎ+型ドレイン層 １０１上に、複数のｎ-型ドリフト層１０２とｐピラー領域１０３が横方向に交互に繰り返し配置されている。ｐピラー領域１０３上に形成されたｐ型ベース層１０５と、ｐ型ベース層１０５の表面側に形成されたｐ+型コンタクト層１０７と、ｐ+型コンタクト層１０７の左右にそれぞれ接するように設けられたｎ型ベース層１０６を有する。ｎ-型ドリフト層１０２とｐ型ベース層１０５とｎ型ベース層１０６上に接するよう設けられたゲート絶縁膜１０８を介して形成されたゲート電極１０９を備える。ここで、ｐピラー領域１０３は炭化珪素からなる半導体結晶のｃ軸＜０００１＞方向と平行な傾きを持つ。【選択図】図１
Description
本発明は、半導体装置及びその製造方法、特に、炭化珪素（ＳｉＣ）からなる半導体基板を用いたスーパージャンクション構造を有する電力用半導体装置及びその製造方法に関する。
低炭素社会の実現に向けて、家電、自動車、電力などのパワーエレクトロニクス応用分野をはじめとする様々な分野の電化に伴い、パワー半導体による電力損失の低減が検討されている。現在の高耐圧パワーエレクトロニクスでは、Ｓｉ基板を用いたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が主要な電力用半導体装置である。しかし、これらのＳｉパワーデバイスは、材料物性に起因する性能限界が近づいており、高耐圧を維持したまま更なる低オン抵抗化と高速化を実現することは困難となっており、材料面及び構造面から性能向上の検討が図られている。
第１に、材料面では、Ｓｉよりもバンドギャップが大きい半導体、特にＳｉよりも１００倍以上優れた性能を有する炭化珪素（ＳｉＣ）及び窒化ガリウム（ＧａＮ）が注目を集めている。高耐圧デバイスの性能指数はバリガー（Ｂａｌｉｇａ）の性能指数で表され、ＢＭ（Ｂａｌｉｇａ’ｓ Ｆｉｇｕｒｅ ｏｆ Ｍｅｒｉｔ ｆｏｒ ｐｏｗｅｒ−ｓｗｉｔｃｈｉｎｇ ：低周波）＝εμeＥc 3、ＢＨＦＭ（Ｂａｌｉｇａ’ｓ Ｆｉｇｕｒｅ ｏｆ Ｍｅｒｉｔ ｆｏｒ ｈｉｇｈ−ｆｒｅｑｕｅｎｃｙ ｐｏｗｅｒ−ｓｗｉｔｃｈｉｎｇ：高周波）＝μeＥc 2で定義され、これはユニポーラ素子のドリフト層抵抗の逆数になっており、パワーデバイスの導通損失を比較する指標である。ここで、εは誘電率、μeは電子移動度（ｃｍ2／Ｖ）、Ｅcは絶縁破壊電界強度（Ｖ／ｃｍ）である。
ＳｉＣ及びＧａＮの材料は、絶縁破壊電界強度（Ｅc）がＳｉ（３．０ｘ１０5Ｖ／ｃｍ）よりも１桁以上大きく、４Ｈ−ＳｉＣでは２．５ｘ１０7Ｖ／ｃｍ、ＧａＮでは３．３ｘ１０6Ｖ／ｃｍであるため、耐圧を保持するためのドリフト層を従来のＳｉ基板を用いた場合より１／１０程度まで薄くすることができ、パワーデバイスの低損失化が実現できる。
また、ＳｉＣでは、熱伝導度がＳｉよりも３〜１３倍程度高い、大きな飽和電子ドリフト速度を有する、また、２５０℃以上の高温動作も可能であるなどの優れた物性値を持っている。そのため、次世代のパワー半導体デバイスの材料としては、ＳｉＣが最有力候補となっている。
第２に、構造面からは、プレーナゲートパンチスルーＩＧＢＴが主流であり、エピタキシャルウェーハを用い、注入効率とライフタイムコントロールの最適化、表面構造の微細化を実現することにより性能向上を達成してきた。更なる性能向上として、ライフタイムコントロールを行わないで輸送効率を向上するノンパンチスルー構造や、裏面薄膜化した薄ウェーハを試用するなどして大幅な低損失化を実現してきた。
さらに近年では、フィールドストップ構造の採用やトレンチゲート構造により表面セル密度を大幅に増加させることによって、低損失化と高速スイッチング化を実現してきている。
一方、耐圧とオン抵抗の間には材料によって決まる理論限界（シリコンの場合はシリコンリミット）が存在しており、この理論限界を超えるオン抵抗は実現不可能を考えられていた。しかし、この問題をブレイクスルーしたのがスーパージャンクション（ＳＪ）構造であり、これにより大幅なオン抵抗の低減がなされた。
ＳＪ−ＭＯＳＦＥＴ（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、従来のＭＯＳＦＥＴのドリフト層をｐ型領域とｎ型領域とが交互に並んだ構造に置き換えたものであり、ｎ型領域の不純物を高濃度化できることから低抵抗化が可能である。
また、ＳＪ構造の製造方法としては、一般的にはイオン注入とエピタキシャル成長を繰り返すマルチエピタキシャル法と、トレンチを形成した後に不純物層を埋め込むトレンチ埋込法が主流である。しかしながら、ＳｉＣ基板を用いたトレンチ埋込法では、トレンチの形成と欠陥が少なく不純物濃度制御されたＰ型エピタキシャル層の埋込技術はまだ開発段階にあり、マルチエピタキシャル法の方がプロセスの容易さ及び不純物制御性の観点から有用な製造方法である。
上記したマルチエピタキシャル法によるスーパージャンクション構造の形成では、イオン注入法を用いてエピタキシャル層に不純物を添加する工程を、所望のエピタキシャル膜厚が得られるまで繰り返した後、活性化熱処理を実施することにより不純物を熱拡散させて形成している。
しかしながら、ＳｉＣ中ではＳｉ中よりも不純物の拡散係数が非常に小さいため、活性化熱処理を施してもほとんど熱拡散しない。そのため、マルチエピタキシャル法を用いたＳｉＣでのスーパージャンクション構造の形成は、Ｓｉプロセスよりも製造工程が増加し、複雑化することになる。
このことを、図４を参照しながら説明する。
図４は、ＳｉＣ基板中にＡｌをイオン注入にて導入した後、不純物の活性化を目的とした熱処理を温度の異なる３条件で施した場合の、Ａｌ不純物のＳｉＣ基板平面に対して垂直方向の深さプロファイル（横軸）とＡｌ濃度（縦軸）を示している。なお、縦軸のＥは１０のべき乗を表す。例えば、１．０Ｅ＋１９は、１．０×１０19を表す。今回検討した熱処理の３条件とは、条件１が１７００℃、条件２が１８００℃、条件３が１９００℃である。
図４からわかるように、熱処理前後のＡｌ不純物深さプロファイルを比較すると、いずれの熱処理条件においても、Ａｌ原子は深さ方向には拡散しておらず、注入直後と同等もしくはそれ以下の深さプロファイルであることが分かり、一部のＡｌ原子はＳｉＣの表面近傍に偏析していることが分かった。この結果から、ＳｉＣを用いた場合、不純物は殆ど拡散することがないため、イオン注入とエピタキシャル成長を繰り返した後に熱拡散によりスーパージャンクション構造を形成するマルチエピタキシャル法をＳｉＣ基板に適用することは、製造工程が複雑すると共に工程数が通常のＳｉプロセスよりも増加すると考えられ、事実上使用困難と言わざるを得ない。
そこで本発明は、上記課題に鑑みて、ＳｉＣ基板を用いた半導体装置において、マルチエピタキシャル法を用いても製造工程を複雑にすることなく、スーパージャンクション構造を形成できる半導体装置及びその製造方法を提供することを目的とする。
上記の課題を解決するために、本発明の半導体装置は、基板に形成された第１導電型の第１半導体層と、前記第１半導体層上に、互いに離間するとともに各々が前記第１半導体層に接続するように第１方向に並んで配置された複数の第１導電型の第１半導体領域と、前記第１半導体層上に、前記第１半導体領域を挟んで互いに離間するとともに各々が前記第１半導体層に接続するように前記第１方向に並んで配置された複数の第２導電型の第２半導体領域と、前記第２半導体領域上に形成された第２導電型の第３半導体領域と、前記第３半導体領域の上部中央に形成された第２導電型の第４半導体領域と、前記第４半導体領域を挟むように前記第３半導体領域の上部に形成された第１導電型の第５半導体領域と、前記第１半導体領域の表面上、当該第１半導体領域を挟む一対の前記第３半導体領域の表面上および前記一対の第３半導体領域内の前記第５半導体領域の表面上に跨るように、前記基板上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極の周囲を覆う第１絶縁膜と、前記一対の第３半導体領域内の前記第４半導体領域および前記第５半導体領域に接続するように、前記基板上および前記第１絶縁膜上に跨って形成された第１導電体を備え、前記第２半導体領域は主成分が炭化珪素からなり、前記第２半導体領域は前記炭化珪素の半導体結晶のｃ軸＜０００１＞方向と平行な傾きを有するように、チャネリング現象を利用して形成されている。
また、本発明の半導体装置において、前記第１導電型はｎ型不純物を含み、前記第２導電型はｐ型不純物を含むことが好ましい。
また、本発明の半導体装置において、前記ｎ型不純物は窒素又は燐を含み、前記ｐ型不純物はアルミニウム又はボロンを含むことが好ましい。
また、本発明の半導体装置の製造方法は、半導体基板の第１導電型の第１半導体層上に、ＳｉＣからなる第１導電型の第２半導体層を形成する工程と、前記第２半導体層上に、前記第２半導体層の所定領域を開口するマスクを形成する工程と、前記マスクの開口領域から前記第２の半導体層内に第２導電型の不純物をイオン注入し、前記第２半導体層内に、互いに離間するとともに各々が前記第１半導体層に接続するように第１方向に並んで配置された複数の第１導電型の第１半導体領域と、前記第１半導体領域を挟んで互いに離間するとともに各々が前記第１半導体層に接続するように前記第１方向に並んで配置された複数の第２導電型の第２半導体領域とを形成する工程と、前記第２半導体領域の上部に、第２導電型の第３半導体領域を形成する工程と、前記第３半導体領域の上部中央に第２導電型の第４半導体領域を形成すると共に、前記第４半導体領域を挟むように前記第３半導体領域の上部に第１導電型の第５半導体領域を形成する工程と、前記第１半導体領域の表面上、当該第１半導体領域を挟む一対の前記第３半導体領域の表面上および前記一対の第３半導体領域内の前記第５半導体領域の表面上に跨るように、前記半導体基板上に第１ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜上に第１ゲート電極を形成する工程と、前記第１ゲート電極の周囲を覆う第１絶縁膜を形成する工程と、前記第１絶縁膜における、前記一対の第３半導体領域内の前記第４半導体領域上および前記第５半導体領域上を開口する工程と、前記一対の第３半導体領域内の前記第４半導体領域および前記第５半導体領域に接続するように、前記半導体基板上および前記第１絶縁膜上に跨って第１導電体を形成する工程とを備え、前記第２半導体領域を形成する工程では、ＳｉＣ結晶軸であるｃ軸＜０００１＞方向に対して平行に第２導電型の不純物をイオン注入して、チャネリング現象による拡散を行う。
また、本発明の半導体装置の製造方法において、前記第１導電型はｎ型不純物を含み、前記第２導電型はｐ型不純物を含むことが好ましい。
また、本発明の半導体装置の製造方法において、前記ｎ型不純物は窒素又は燐を含み、前記ｐ型不純物はアルミニウム又はボロンを含むことが好ましい。
このような半導体装置およびその製造方法によれば、第２の半導体領域を備えていない半導体装置に比べ、炭化珪素を用いたスーパージャンクション構造の形成時に、製造工程数の増加を抑制したプロセスの構築が実現できると共に、高耐圧且つ低抵抗半導体装置を提供できる。
本発明によれば、ＳｉＣ基板を用いたスーパージャンクション構造を有する半導体装置及びその製造方法において、マルチエピタキシャル法を用いても製造プロセスを複雑化することなく少ない製造工程数でスーパージャンクション構造の形成が可能となり、耐圧を劣化させることなく不純物濃度を高濃度にすることができる。このため、ＳｉＣパワーデバイスの高耐圧化及び低オン抵抗化を実現することができる。
以下、本発明の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図１は、本発明の実施形態に係る半導体装置の一例の概略構成の断面図を示している。ここに例示されている半導体装置は、縦型ＳｉＣパワーＭＯＳＦＥＴ１００である。
図１に示すように、本実施形態の半導体装置では、炭化珪素（ＳｉＣ）からなるｎ+型ドレイン層１０１の上部にスーパージャンクション構造を形成する。複数のｎ-ドリフト層からなるｎピラー領域１０２と複数のｐピラー領域１０３が、交互に繰り返し配置するように形成されており、ｎ+型ドレイン層１０１の下部には、たとえばチタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）及びそれらのシリコン合金からなる金属材料で形成されたドレイン電極層１０４が設けられている。
また、ｐピラー領域１０３の上部には、ｐ型ベース層１０５が形成されており、ｐ型ベース層１０５の上層部には、コンタクト抵抗を低減させるためのｐ+型コンタクト層１０７と、ｐ+型コンタクト層１０７と隣り合うようにｎ型ベース層１０６が設置されている。
縦型ＳｉＣパワーＭＯＳＦＥＴ１００のゲート絶縁膜１０８は、ｎピラー領域１０２上およびその両側のｐ型ベース層１０５上及びｎ型ベース層１０６上の一部に跨るように設けられており、例えばシリコン酸化膜（ＳｉＯ2）、シリコン酸窒化膜（ＳｉＯＮ）、シリコン窒化膜（ＳｉＮx：ここでＸ≦１．３３）及び高誘電率（Ｈｉｇｈ−ｋ）材料からなる絶縁膜材料で構成されている。
ゲート絶縁膜１０８上には、例えばリンなどのｎ型不純物を含むポリシリコン（Ｐｏｌｙ Ｓｉｌｉｃｏｎ）からなるゲート電極１０９が設けられており、ゲート電極１０９を覆うように層間絶縁膜１１０が形成されている。
ソース電極１１１は、ｐ+型コンタクト層１０７とｎ型ベース層１０６の両方に電気的に接続されており、ゲート電極１０９とは層間絶縁膜１１０によって電気的に絶縁分離されている。ここで、ソース電極１１１は、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）、銅もしくはシリコン（Ｓｉ）を含むＡｌからなる金属材料で構成されており、ソース電極１１１の下部にＴｉもしくはＮｉからなるシリサイド層を設けても良い。
以下、図１に示す本実施形態の半導体装置の製造方法について説明する。
図２ａ〜図２ｈは、本実施形態の半導体装置の製造方法の各工程を示す縦型ＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
まず、図２ａに示すように、例えばＳｉＣ半導体基板からなるｎ+型ドレイン層１０１上に、ｎ-型ドリフト層１０２を形成する。ここで、ＳｉＣ半導体基板は、ＳｉＣ（０００１）面に対する傾角が０．０°〜８．０°からなる基板が望ましい。なお、傾角０．０°とは、ｃ軸＜０００１＞方向と基板平面とのなす角度が正確に垂直であることを意味する。
ｎ-型ドリフト層１０２の形成方法としては、例えばモノシラン（ＳｉＨ4）ガスとプロパン（Ｃ3Ｈ8）ガスを用いた気相化学成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によるエピタキシャル成長を行う。エピタキシャル成長中に例えば窒素（Ｎ2）ガスによるｎ型不純物の導入を行い、処理温度は１４００℃〜１６００℃の温度範囲とする。なお、ｎ+型ドレイン層１０１とｎ-型ドリフト層１０２との界面は断面観察では困難であるが、ｎ型不純物の濃度プロファイルを測定すれば界面の存在を確認することができる。
次に、図２ｂに示すように、ｎ-型ドリフト層１０２上に、例えば酸化シリコン（ＳｉＯ2）膜、シリコン窒化（ＳｉＮx：ここでＸ≦１．３３）膜もしくはポリシリコン膜などからなるハードマスク層２０１を形成する。次に、ハードマスク層２０１の全面を覆うようにレジスト層２０２を塗布した後、リソグラフィー法によりｐピラー領域１０３を形成する領域上が開口するようなレジストパターンを形成する。
ここで、本実施形態においては、ｎ型及びｐ型不純物の導入の際に、温度２０℃〜８００℃までの温度範囲でのイオン注入を実施するため、耐熱性の低いレジストマスクが使用できずハードマスク層を形成する。しかし、イオン注入時の温度においてレジスト材料が蒸発したり炭化したりしないのであれば、ハードマスク層２０１の形成を省略することも可能である。
その後、図２ｃに示すように、レジストパターンをマスクとして、例えば所望のエッチングガスを用いたドライエッチング法などによりハードマスク層２０１を除去し、ｐピラー領域１０３を形成する領域上を開口する。
次に、図２ｄに示すように、イオン注入法を用いて、例えばアルミニウム（Ａｌ）やボロン（Ｂ）などのｐ型不純物をｎ-型ドリフト層１０２中に導入することによりｐピラー領域１０３を形成する。ここで、イオン注入処理は、基板温度２０℃〜８００℃の温度範囲とし、例えばアルミニウム（Ａｌ）を含む原料を使用したイオン源にて、ＳｉＣ（０００１）面に対して正確に垂直に注入する、つまりＳｉＣ結晶軸であるｃ軸＜０００１＞方向に対して正確に平行に注入する。ただし、ＳｉＣ（０００１）面に対して正確に垂直に注入する注入条件の誤差の許容範囲として、１．０°程度の誤差があっても構わない。
ここで、ＳｉＣ（０００１）面に対して正確に垂直に注入する方法について述べる。まずＳｉＣ半導体基板の面方位を例えばＸ線回折によって求める。
求められた面方位からＳｉＣ半導体基板のｃ軸の傾きを求めることができる。ＳｉＣ半導体基板のオリエンテーションフラットの方向をＸ方向とし、Ｘ方向に垂直で、かつＳｉＣ半導体基板の表面に含まれる方向をＹ方向とする。ｃ軸のＳｉＣ半導体基板表面に対する正射影のＸ方向とのなす角をａ度、Ｙ方向とのなす角度をｂ度としたとき、注入チルト角度θを、
と設定する。このようにすればチャネリングの精度を向上させることができる。
次に、図２ｅに示すように、必要となる耐圧が確保できるようにＰピラー領域の膜厚を変更する。具体的には、図２ａ〜図２ｄの製造工程を必要回数繰り返し、所望の膜厚のｐピラー領域１０３およびそれに伴うｎ-型ドリフト層１０２を形成する。最終的に、ｐピラー領域１０３の深さ方向の膜厚は０．５μｍ〜１０μｍの範囲が望ましい。
このように、所望の膜厚のｐピラー領域１０３とｎ-型ドリフト層１０２を形成した後、図２ｆに示すように、ｐ型ベース層１０５を形成する領域上が開口したマスク層２０３を形成し、例えばＡｌやＢなどのｐ型不純物をイオン注入することによってｐ型ベース層１０５を形成する。この時、イオン注入を行う条件としては、ＳｉＣ半導体装置を温度２０℃〜８００℃の温度範囲で加熱し、イオン注入方向と基板平面とのなす角度が垂直であることが好ましい。
その後、図２ｇに示すように、図２ｆと同様の手法で、所望のパターン形成とイオン注入を繰り返すことによって、ｐ型ベース層１０５内にｎ型ベース層１０６とｐ+型コンタクト層１０７を形成する。ここで、ｐ型及びｎ型イオン注入直後の不純物は不活性であるために、活性化率を向上するための熱処理を実施する。これにより導電性を良くすることができる。この時の熱処理条件としては、ＳｉＣ基板温度を１６００℃以上にすることが望ましい。また、１６００℃以上の熱処理時には、Ｓｉ昇華などが起こり、ＳｉＣ基板表面モフォロジーが悪化して、デバイス特性の劣化を引き起こす懸念がある。そこで表面モフォロジーの劣化を抑制又は抑止するため、ＳｉＣ基板表面に例えばカーボンからなるキャップ層を形成し、熱処理後に除去する製造工程を追加してもよい。
次に、図２ｈに示すように、詳細な図示は省略しているが例えば窒素（Ｎ）を含んだシリコン酸化膜（ＳｉＯ2）からなるゲート絶縁膜１０８を形成し、ゲート絶縁膜１０８上に例えばリンを含んだポリシリコンからなるゲート電極１０９を形成した後、所望のパターンとなるようにゲート電極１０９およびゲート絶縁膜をそれぞれ所望のエッチングガスを用いたドライエッチング法などにより加工した後、例えばシリコン酸化膜（ＳｉＯ2）などからなる層間絶縁膜１１０をゲート電極１０９上を含む全体を覆うように堆積させる。その後、ｐ+型コンタクト層１０７上およびｎ型ベース層１０６上の層間絶縁膜１１０を除去した後、ソース電極１１１をｐ+型コンタクト層１０７およびｎ型ベース層１０６と接続させるように、層間絶縁膜１１０上を含む全体に形成する。
このようにして、所望の縦型ＳｉＣパワーＭＯＳＦＥＴ１００を製造する。
本実施形態の特徴は、ｐピラー領域１０３の構造がｃ軸＜０００１＞方向に対して平行に傾きを持つ半導体装置とすることであり、そのような構造を得るために、製造方法として、例えばＡｌもしくはＢなどのｐ型不純物をＳｉＣ（０００１）面に対して垂直に注入すること、つまりｃ軸＜０００１＞方向に対して正確に平行にイオン注入する。
このような構成とすることで、通常の注入条件よりも基板平面に対して垂直方向により深くイオン注入されるチャネリング現象を利用することができ、スーパージャンクション構造の製造工程を複雑化することなく、製造工程数を抑制したままで高耐圧及び低抵抗な半導体装置を提供することができる。
なお、本実施形態ではこのような注入方式を用いて、簡便にスーパージャンクション構造を形成できることを示したが、チャネリング現象を利用すれば、基板平面に対して垂直方向により深くイオン注入できるため、スーパージャンクション構造の形成のみならず、他のＳｉＣ基板の低抵抗化の用途に使用してもよい。
図３は、本実施形態に示したｃ軸＜０００１＞方向に対して正確に平行にイオン注入した場合のＡｌ不純物の垂直方向の深さプロファイル（横軸）とＡｌ濃度（縦軸）を比較例と対比して示している。なお、縦軸のＥは１０のべき乗を表す。例えば、１．０Ｅ＋１９は、１．０×１０19を表す。ここで、条件１は基板平面に対して正確に垂直にＡｌ原子をイオン注入した場合の深さ方向プロファイル、条件２は、ＳｉＣ（０００１）面にて垂直、つまりｃ軸＜０００１＞に対して平行にイオン注入した場合の深さ方向プロファイルを示している。なお、イオン注入条件としては、加速エネルギー１５０ｋｅＶとし、基板加熱温度は５００℃とした。
その結果、条件１、２ともに注入後のピーク濃度を示す飛程は、深さ１６０〜２４０ｎｍの領域に存在しているが、それよりも深い位置では条件１のＡｌ濃度はガウス分布に従って減少していくのに対して、本実施形態に従う条件２は、チャネリング現象によってＡｌイオンがＳｉＣ中の原子と衝突することなく深い位置まですり抜けて拡散するために、ガウス分布に従わず、条件１よりも深いプロファイルを実現できる。よって、従来技術ではチャネリングを制御できないため所定の位置にイオン注入することができなかったが、本願発明では基板のオフ角と注入角度を精密に制御することにより高精度に制御されたチャネリングプロファイルを実現することにより所定の位置にイオン注入することが可能となる。このように、本実施形態に従って製造されたＳｉＣを用いた場合、スーパージャンクション構造の形成に適した構成を得ることができる。
本発明の半導体装置及び半導体装置の製造方法は、マルチエピタキシャル法を用いても製造プロセスを複雑化することなく少ない製造工程数でスーパージャンクション構造の形成が可能となり、耐圧を劣化させることなく不純物濃度を高濃度にすることができるものであり、特に、炭化珪素（ＳｉＣ）からなる半導体基板を用いたスーパージャンクション構造を有する電力用半導体装置及びその製造方法として有用である。
１００ 縦型ＳｉＣパワーＭＯＳＦＥＴ
１０１ ｎ+型ドレイン層
１０２ ｎ-型ドリフト層（ｎピラー領域）
１０３ ｐピラー領域
１０４ ドレイン電極層
１０５ ｐ型ベース層
１０６ ｎ型ベース層
１０７ ｐ+型コンタクト層
１０８ ゲート絶縁膜
１０９ ゲート電極
１１０ 層間絶縁膜
１１１ ソース電極
２０１ ハードマスク層
２０２ レジスト層
２０３ マスク層
１０１ ｎ+型ドレイン層
１０２ ｎ-型ドリフト層（ｎピラー領域）
１０３ ｐピラー領域
１０４ ドレイン電極層
１０５ ｐ型ベース層
１０６ ｎ型ベース層
１０７ ｐ+型コンタクト層
１０８ ゲート絶縁膜
１０９ ゲート電極
１１０ 層間絶縁膜
１１１ ソース電極
２０１ ハードマスク層
２０２ レジスト層
２０３ マスク層
Claims (6)
- 基板に形成された第１導電型の第１半導体層と、
前記第１半導体層上に、互いに離間するとともに各々が前記第１半導体層に接続するように第１方向に並んで配置された複数の第１導電型の第１半導体領域と、
前記第１半導体層上に、前記第１半導体領域を挟んで互いに離間するとともに各々が前記第１半導体層に接続するように前記第１方向に並んで配置された複数の第２導電型の第２半導体領域と、
前記第２半導体領域上に形成された第２導電型の第３半導体領域と、
前記第３半導体領域の上部中央に形成された第２導電型の第４半導体領域と、
前記第４半導体領域を挟むように前記第３半導体領域の上部に形成された第１導電型の第５半導体領域と、
前記第１半導体領域の表面上、当該第１半導体領域を挟む一対の前記第３半導体領域の表面上および前記一対の第３半導体領域内の前記第５半導体領域の表面上に跨るように、前記基板の上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極の周囲を覆う第１絶縁膜と、
前記一対の第３半導体領域内の前記第４半導体領域および前記第５半導体領域に接続するように、前記基板の上および前記第１絶縁膜上に跨って形成された第１導電体を備え、
前記第２半導体領域は主成分が炭化珪素からなり、
前記第２半導体領域は前記炭化珪素の半導体結晶のｃ軸＜０００１＞方向と平行な傾きを有するように、チャネリング現象を利用して形成されている半導体装置。 - 前記第１導電型はｎ型不純物を含み、前記第２導電型はｐ型不純物を含む請求項１に記載の半導体装置。
- 前記ｎ型不純物は窒素又は燐を含み、前記ｐ型不純物はアルミニウム又はボロンを含む請求項２に記載の半導体装置。
- 半導体基板の第１導電型の第１半導体層上に、ＳｉＣからなる第１導電型の第２半導体層を形成する工程と、
前記第２半導体層上に、前記第２半導体層の所定領域を開口するマスクを形成する工程と、
前記マスクの開口領域から前記第２の半導体層内に第２導電型の不純物をイオン注入し、前記第２半導体層内に、互いに離間するとともに各々が前記第１半導体層に接続するように第１方向に並んで配置された複数の第１導電型の第１半導体領域と、前記第１半導体領域を挟んで互いに離間するとともに各々が前記第１半導体層に接続するように前記第１方向に並んで配置された複数の第２導電型の第２半導体領域とを形成する工程と、
前記第２半導体領域の上部に、第２導電型の第３半導体領域を形成する工程と、
前記第３半導体領域の上部中央に第２導電型の第４半導体領域を形成すると共に、前記第４半導体領域を挟むように前記第３半導体領域の上部に第１導電型の第５半導体領域を形成する工程と、
前記第１半導体領域の表面上、当該第１半導体領域を挟む一対の前記第３半導体領域の表面上および前記一対の第３半導体領域内の前記第５半導体領域の表面上に跨るように、前記半導体基板の上に第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に第１ゲート電極を形成する工程と、
前記第１ゲート電極の周囲を覆う第１絶縁膜を形成する工程と、
前記第１絶縁膜における、前記一対の第３半導体領域内の前記第４半導体領域上および前記第５半導体領域上を開口する工程と、
前記一対の第３半導体領域内の前記第４半導体領域および前記第５半導体領域に接続するように、前記半導体基板の上および前記第１絶縁膜上に跨って第１導電体を形成する工程とを備え、
前記第２半導体領域を形成する工程では、ＳｉＣ結晶軸であるｃ軸＜０００１＞方向に対して平行に第２導電型の不純物をイオン注入して、チャネリング現象による拡散を行う半導体装置の製造方法。 - 前記第１導電型はｎ型不純物を含み、前記第２導電型はｐ型不純物を含む請求項４に記載の半導体装置の製造方法。
- 前記ｎ型不純物は窒素又は燐を含み、前記ｐ型不純物はアルミニウム又はボロンを含む請求項５に記載の半導体装置の製造方法。
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