DE69120305T2 - Mosfet mit Substrat-Source-Kontakt - Google Patents

Mosfet mit Substrat-Source-Kontakt

Info

Publication number
DE69120305T2
DE69120305T2 DE69120305T DE69120305T DE69120305T2 DE 69120305 T2 DE69120305 T2 DE 69120305T2 DE 69120305 T DE69120305 T DE 69120305T DE 69120305 T DE69120305 T DE 69120305T DE 69120305 T2 DE69120305 T2 DE 69120305T2
Authority
DE
Germany
Prior art keywords
region
source
drain
mosfet
channel forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69120305T
Other languages
English (en)
Other versions
DE69120305D1 (de
Inventor
Robert J Johnsen
Paul W Sanders
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Application granted granted Critical
Publication of DE69120305D1 publication Critical patent/DE69120305D1/de
Publication of DE69120305T2 publication Critical patent/DE69120305T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/781—Inverted VDMOS transistors, i.e. Source-Down VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/168—V-Grooves

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)

Description

    Gebiet der Erfindung
  • Diese Erfindung betrifft Halbleitervorrichtungen und insbesondere eine verbesserte Vorrichtung und Verfahren für Hochfrequenz- und/oder Hochleistungs-MOSFET-Vorrichtungen.
    • Hintergrund zu der Erfindung
  • MOSFET-Vorrichtungen sind auf dem Gebiet der Halbleitertechnik wohl bekannt, und es gibt ein wachsendes Verlangen, MOSFET- Vorrichtungen in RF (Radiofrequenz)-Anwendungen aufgrund ihrer vielen vorteilhaften Eigenschaften zu verwenden. Eine Anzahl von Problemen verhindert jedoch ihre weitreichende Verwendung in Radiofrequenzanwendungen, die sowohl hohe oder sehr hohe Frequenzen als auch eine beträchtliche Leistungsausgabe erfordem. Beispielsweise ist es auf dem Gebiet der RF-Technik wünschenswert, MOSFET-Vorrichtungen in der Anordnung mit geerdeter Source zu verwenden, wie z.B. in dem Äquivalent-Vorrichtungsschaltkreis der Fig. 1 dargestellt ist. In der Fig. 1 weist der MOSFET 10 eine Sourceverbindung 12 mit einer parasitären Impedanz 13, eine Drainverbindung 14 mit einer parasitären Impedanz 15 und eine Gateverbindung 16 mit einer parasitären Impedanz 17 auf. Diese parasitären Impedanzen weisen einen massiven Effekt auf das Betriebsverhalten der RF-Vorrichtung in einem Verstärker oder einer anderen Schaltung auf.
  • Die geometrische Anordnung der Source-, Drain- und Gateverbindungen auf dem Halbleiterwerkstück beeinflußt die Nützlichkeit des MOSFETs für RF-Anwendungen. Beispielsweise zeigt die Fig. 2 ein RF-MOSFET-Werkstück 19 nach dem Stand der Technik, das in einer RF-Vorrichtungspackung 20 installiert ist. Das MOSFET-Werkstück 19 ist typischerweise auf einer Metallschicht 21 auf einem dielektrischen Abstandshalter 22 auf einem metallischen Wärmesenkenanschluß 24, der auch der RF-Masse-Referenzanschluß ist, angebracht. Drahtbondverbindungen 26 verbinden den Source-Bondingflecken auf der oberen Oberfläche des MOSFET-Werkstücks 19 mit dem geerdeten Packungsanschluß 24 und einer Überbrückung 28. Die Drahtbondverbindungen 26 tragen zur parasitären Impedanz 13 bei. Die Überbrückung 28 ist an dem Anschluß 24 angebracht oder ein Teil von diesem und hilft, die parasitäre Induktivität 13 zu begrenzen. Eine Drahtbondverbindung 30 verbindet den Gate-Bondingflecken des Werkstücks 19 mit einer Gate-Eingangszuführung 32, und eine Drahtbondverbindung 34 verbindet eine Metallschicht 21, die typischerweise einen Kontakt an die Substrat-Drainverbindung des MOSFET- Werkstücks 19 herstellt, mit einer Drain-Ausgangsleitung 36. Die Drahtbondverbindungen 30, 34 tragen jeweils zu den parasitären Impedanzen 17, 15 bei.
  • Die Geometrien verschiedener Arten von MOSFET-Werkstücken 40 nach dem Stand der Technik sind in Fig. 3-6 dargestellt. Die Fig. 3 zeigt eine laterale DMOS-Vorrichtung mit einer Source 42 mit einem Sourcekontakt 43, einem Drain 44 mit einem Drainkontakt 45, einem Körper 46 mit einem stärker dotierten Bereich 47, und einem Gate 48 auf einem Gatedielektrikum 49 zum Induzieren eines lateralen Kanalstromflusses 50 im Körper 46, 47. Die Source-, Drain- und Gateverbindungen der Vorrichtung nach der Fig. 3 befinden sich alle auf der oberen Oberfläche des Werkstücks, und der Substratkontakt 51 wirkt als ein "Rückseitengate" ("back gate"). Die Fig. 4 stellt eine weitere laterale Vorrichtung dar, die zu der in der Fig. 3 gezeigten ähnlich ist, jedoch mit einem tiefen Substratkontakt 62, der sich zu einem hochdotierten Substratbereich 63 angrenzend an einen Rückseitenkontakt 64 erstreckt.
  • Die Fig. 5 zeigt eine TMOS-Vorrichtung nach dem Stand der Technik mit Sources 52 mit Sourcekontakten 53, einem Drain- Bereich 54, 55 mit einem Drainkontakt 56, einem lateralen diffundierten Bereich 57, in dem Kanäle unter einem Gatedielektrikum 59 durch die Gateelektrode 60 gebildet werden. Ein Kanalstrom 61 fließt zuerst lateral durch den Bereich 57 in den Drainbereich 54 und dann vertikal nach unten durch den Rest des Bereichs 54 in den Rückseitendrainkontakt 55, 56.
  • Die Fig. 6 stellt eine vertikale MOSFET-Vorrichtungsanordnung nach dem Stand der Technik dar mit Sourcebereichen 72 mit Sourceelektroden 73, die mit dem Körperbereich 74, der über einem leicht dotierten Drainbereich 76 und einem hoch dotierten Rückseiten-Drainkontaktbereich 77 und einer Drainkontaktmetallisierung 78 liegt, kurzgeschlossen ist. Ein Gate 79 auf einem Gatedielektrikum 80 induziert einen Kanalstrom 82, der im wesentlichen senkrecht nach unten von einer oberen Oberfläche der Sourcebereiche 72 durch den Körperbereich 74 in das Drain und die Drainkontakte 76, 77, 78 fließt. Die Fig. 5 und 6 zeigen die typische Geometrie des MOSFET-Werkstücks 40 nach dem Stand der Technik, die am meisten für Hochleistungs-, Hochfrequenz-RF-Anwendungen verwendet wird und als Werkstück 19 in der RF-Vorrichtungspackung 20 dargestellt ist.
  • Die Drahtbondverbindungen 26, 30, 34 nach der Fig. 2 erhöhen die parasitären Impedanzen 13, 15, 17, die in der Äquivalentvorrichtungsschaltung der Fig. 1 dargestellt sind, beträchtlich. Die parasitäre Impedanz 13, die in der geerdeten Sourcezuführung auftritt, weist besondere Probleme auf, da sie gegenkoppelnd wirkt und im wesentlichen das insgesamte Betriebsverhalten einer Vorrichtungspackung 20 verschlechtert. Ein allgemeiner Mangel von Werkstückentwürfen nach dem Stand der Technik, die beispielsweise in den Fig. 3-6 dargestellt sind, besteht darin, daß der Rückseitenkontakt an das Halbleitersubstrat entweder ein Rückseitengatekontakt oder Drainkontakt ist. In keiner dieser Vorrichtungsgeometrien ist die Source als Rückseitenkontakt verwendbar. Somit müssen ein Isolator 22 und Drahtbondverbindungen 26 vorgesehen werden, um das MOSFET- Werkstück in einer geerdeten Sourcepackung anzubringen. Diese erhöhen die parasitäre elektrische und thermische Impedanz und führen zu einer unerwünschten Verschlechterung des Betriebsverhaltens der Vorrichtungspackung.
  • Das U.S.-Patent Nr. 3,975,221 offenbart eine Reihe von MOS- Transistoren mit V-förmiger Vertiefung gemäß dem Oberbegriff des Anspruchs 1 mit einer gemeinsamen Substratsource für Logikgate-Anwendungen geringerer Kapazität. Die japanische Patentanmeldung Nr. JP-A-61170068 offenbart einen lateralen MOS- Transistor, bei dem eine metallische Schicht eine Sourceelektrode mit dem Halbleitersubstrat kurzschließt, um die benötigte Belegungsfläche des Transistors zu verringern.
  • Es gibt jedoch einen andauernden Bedarf für verbesserte MOSFET-Vorrichtungsgeometrien, die diese oder andere Einschränkungen nach dem Stand der Technik vermeiden oder umgehen. Dieser Bedarf wird zunehmend wichtiger wie Vorrichtungspackungen gebraucht werden, die einen Betrieb bei immer höheren Frequenzen und/oder höheren Leistungspegeln ermöglichen, beispielsweise in dem Bereich von ungefähr ≥ 30 MHz und ≥ 100 Watt, ≥ 100 MHz und ≥ 10 Watt, ≥ 500 MHz und ≥ 1 Watt, und ≥ 1000 MHz und ≥ 0,1 Watt.
    • Offenbarung der Erfindung
  • Erfindungsgemäß wird eine vertikale Hochfrequenz-MOSFET- Vorrichtung geschaffen mit:
  • einem Halbleitersubstrat mit ersten und zweiten gegenüberliegenden Oberflächen;
  • einem Drainbereich angrenzend an die erste Oberfläche, einem kanalbildenden Bereich, der unter dem Drainbereich liegt, einem Sourcebereich, der unter dem kanalbildenden Bereich liegt, und einem Gatedielektrikum und einer Gate-Elektrode auf einem Abschnitt des kanalbildenden Bereichs zwischen den Source- und Drainbereich zum Modulieren der Leitfähigkeit dazwischen; und einem vergrabenen ohmschen Kontakt, der einen Teil des kanalbildenden Bereichs zu dem darunterliegenden Sourcebereich kurzschließt, derart, daß der vergrabene ohmsche Kontakt eine rasche Aufladung und Entladung des kanalbildenden Bereichs erlaubt, wobei der vergrabene ohmsche Kontakt in einem dielektrisch aufgefüllten Grabenbereich ausgebildet ist, der sich von der ersten Oberfläche in das Substrat erstreckt, wobei der dielektrisch aufgefüllte Graben geneigte Seitenwände aufweist, so, daß ein PN-Übergang zwischen dem kanalbildenden Bereich und der Source sichtbar ist, wo der dielektrisch aufgefüllte Graben den PN-Übergang zwischen dem kanalbildenden Bereich und dem Sourcebereich schneidet.
  • Ein Vorteil der vorliegenden Erfindung besteht darin, daß sie eine verbesserte Vorrichtung und Verfahren für MOSFETs mit einem Rückseiten-Sourcekontakt schafft. Ein weiterer Vorteil der Erfindung besteht darin, daß sie eine verbesserte Vorrichtung und Verfahren für MOSFETs schafft, die in einer Packung mit geerdeter Source anbringbar sind, ohne die Notwendigkeit eines Isolators zwischen dem MOSFET-Werkstück und der Packungsanschlußfläche. Noch ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß sie eine verbesserte Vorrichtung und Verfahren für MOSFETs schafft, ohne die Notwendigkeit von Drahtbondverbindungen für den Sourcekontakt. Diese Verbesserungen sind insbesondere für Hochfrequenz- und/oder Hochleistungs-MOSFETs gedacht, obwohl sie auch bei niedrigeren Frequenzen nützlich sind.
  • Der vergrabene ohmsche Kontakt ist vorzugsweise an dem Boden einer ersten Aushöhlung ausgebildet, die sich von der ersten Oberfläche in das Substrat zu dem Sourcebereich erstreckt, und mit einem Halbisolator oder einem Dielektrikum abgedeckt. Diese erste Aushöhlung weist vorzugsweise einen ersten Seitenwandabschnitt angrenzend an die erste Oberfläche auf, der im wesentlichen senkrecht ist, und einen zweiten Seitenwandabschnitt unterhalb des ersten Seitenwandabschnitts, der unter einem Winkel geneigt ist, so daß der PN-Übergang zwischen dem kanalbildenden Bereich und dem Sourcebereich den angewinkelten Seitenwandabschnitt der Aushöhlung schneidet. Der PN-Übergang ist mit einem vergrabenen Leiter abgedeckt, der einen ohmschen Kontakt zu dem Halbleiter zu beiden Seiten des PN-Übergangs herstellt, wodurch lokal die beiden Bereiche zusammen- bzw. kurzgeschlossen werden. Es besteht keine Notwendigkeit, daß dieser kurzschließende Leiter sich zu einer der Oberflächen der Vorrichtung erstreckt.
  • Der Drainbereich umfaßt vorzugsweise einen leicht dotierten Driftbereich angrenzend an den kanalbildenden Bereich und einen stärker dotierten Drainkontaktbereich angrenzend an den Driftbereich, der sich zu der ersten Oberfläche erstreckt. Eine Sourceelektrode ist auf der zweiten Oberfläche und eine Drainelektrode ist auf der ersten Oberfläche vorgesehen. Das Gatedielektrikum und die darüberliegende Gateelektrode sind vorzugsweise an Seitenwänden einer zweiten Aushöhlung ausgebildet, die sich von der ersten Oberfläche in das Substrat zu dem Source-Bereich erstreckt. Es ist bevorzugt, daß der Abschnitt der Aushöhlungsseitenwände, die sich durch den Drainbereich erstrecken, einen dickeren Isolator darauf aufweisen, um die parasitäre Gate-Drain-Kapazität zu verringern.
  • Die vorhergehende Struktur wird vorzugsweise durch ein Verfahren mit folgenden Schritten hergestellt: Vorsehen eines Halbleitersubstrats mit einem ersten Bereich eines ersten Typs und erster Leitfähigkeit, der sich zu einer ersten Oberfläche erstreckt, einem zweiten Bereich des ersten Typs und einer geringeren zweiten Leitfähigkeit, der unter dem ersten Bereich liegt, und einem dritten Bereich eines zweiten Typs entgegengesetzt zu dem ersten Typ und einer dritten Leitfähigkeit, der unter dein zweiten Bereich liegt, und einem vierten Bereich des ersten Typs und einer vierten Leitfähigkeit, der unter dem dritten Bereich liegt und sich zu einer zweiten, gegenüberliegenden Oberfläche erstreckt; Bilden einer oder mehrerer Aushöhlungen, die sich in das Substrat von der ersten Oberfläche erstrecken, wobei erste und zweite Abschnitte des dritten Bereichs an Seiten der einen oder mehreren Aushöhlungen freigelegt werden, und wenigstens ein erster Abschnitt des vierten Bereichs ebenfalls freigelegt wird; und anschließend in der folgenden Reihenfolge: (i) Bilden eines Gateoxids auf dem ersten Abschnitt des dritten Bereichs, und (ii) Bilden einer nicht gleichrichtenden Verbindung zwischen dem ersten Abschnitt des vierten Bereichs und dem zweiten Abschnitt des dritten Bereichs. Das Verfahren umfaßt vorteilhafterweise ein Bilden einer Gateelektrode auf dem Gateoxid, einer Sourceelektrode, die den vierten Bereich kontaktiert, auf der zweiten Oberfläche, und einer Drainelektrode, die den ersten Bereich kontaktiert, auf der ersten Oberfläche.
  • Es ist bevorzugt, daß der Schritt des Bildens der einen oder mehreren Aushöhlungen folgende Schritte umfaßt: (i) anfängliches Ätzen der einen oder mehreren Aushöhlungen durch einen ersten Ätzvorgang zu einer ersten Tiefe, die sich wenigstens in den zweiten Bereich, jedoch nicht bis in den vierten Bereich erstreckt, und (ii) anschließendes weiteres Ätzen der einen oder mehreren Aushöhlungen durch einen zweiten, unterschiedlichen Ätzvorgang, damit sich diese im wesentlichen bis zu dem vierten Bereich erstrecken. Der weitere Ätzschritt sollte schräge Aushöhlungsseitenwände in wenigstens dem unteren Abschnitt der Aushöhlung erzeugen.
  • Es ist bevorzugt, daß der anfängliche Ätzschritt ein anisotropes Ätzen und der nachfolgende Ätzschritt ein orientierungsabhängiges Ätzen umfaßt. Zusätzlich ist es wünschenswert, eine dielektrische Isolationswand auszubilden, die lateral die eine oder mehreren Aushöhlungen umgibt. Die Isolationswand kann vor, während oder nach dem Ausbilden der einen oder mehreren Aushöhlungen vorgesehen werden.
  • Die vorliegende Erfindung wird besser unter Bezugnahme auf die begleitenden Zeichnungen und deren nachfolgende Beschreibung verstanden werden. Der Vereinfachung wegen wurde die Bezeichnung "xEy" für Zahlen mit Exponenten verwendet. Somit ist 1E16 = 1 x 10¹&sup6;, 2,3E-7 = 2,3 x 10&supmin;&sup7;, 7E14 = 7 x 10¹&sup4;, etc. Eine solche Notation ist in der Technik wohlbekannt und verständlich.
    • Kurze Beschreibung der Zeichnungen In den Zeichnungen zeigen:
  • Fig. 1 eine elektrische Schemadarstellung eines MOSFETs nach dem Stand der Technik einschließlich parasitärer Impedanzen;
  • Fig. 2 eine vereinfachte, teilweise aufgeschnittene Seitenansicht einer RF-MOSFET-Packung gemäß dem Stand der Technik;
  • Fig. 3-6 vereinfachte und schematische Querschnittsansichten eines MOSFET-Werkstücks gemäß dem Stand der Technik;
  • Fig. 7-8 vereinfachte und schematische Querschnittsansichten eines MOSFET-Werkstücks ähnlich zu den Fig. 3-6, jedoch gemäß der vorliegenden Erfindung;
  • Fig. 9 eine vereinfachte, teilweise aufgeschnittene Seitenansicht einer RF-MOSFET-Packung ähnlich zur Fig. 2, jedoch gemäß der vorliegenden Erfindung; und
  • Fig. 10-20 vereinfachte und schematische Querschnittsansichten eines MOSFET-Werkstücks gemäß einer ersten erfindungsgemäßen Ausführungsform bei verschiedenen Herstellungsstadien; und
  • Fig. 21-22 vereinfachte und schematische Querschnittsansichten eines MOSFET-Werkstücks bei verschiedenen Herstellungsstadien ähnlich zu den Fig. 18-19, jedoch gemäß einer weiteren erfindungsgemäßen Ausführungsform.
    • Ausführliche Beschreibung der Zeichnungen
  • In den Fig. 7-8 und 10-22 wird eine typische Dotierung von verschiedenen Vorrichtungsbereichen angezeigt. Dies dient lediglich der Vereinfachung der Erklärung und soll nicht einschränkend sein.
  • Die Fig. 7 ist eine vereinfachte Querschnittsansicht eines MOSFET-Werkstücks 90 mit einem Rückseiten-Sourcekontakt 94 gemäß einer ersten erfindungsgemäßen Ausführungsform Das MOSFET-Werkstück 90 umfaßt einen Sourcebereich 92 mit einer metallischen Sourceverbindung 94 auf einer Werkstückrückseite 93, einem Körperabschnitt 95 und einem Drainbereich 96, 97 mit einem leicht dotierten Drain-Driftbereich 96 und einem stark dotierten Drain-Kontaktbereich 97 mit einer metallischen Drainverbindung oder Elektrode 98 auf einer Vorder- oder Oberseite 99 des Werkstücks 90. Eine Aushöhlung 100 erstreckt sich in die Vorrichtung 90 von der Oberseite 99 aus zu einem stark dotierten Sourcebereich 92 angrenzend an die Rückseite 93. Ein Gatedielektrikum 102 ist an den Seitenwänden der Aushöhlung 100 an dem Körperbereich 95 vorgesehen. Eine Gateelektrode 104 liegt auf dem Gatedielektrikum 102 und ist dem Körperabschnitt 95 zugewandt, um somit eine Inversion in den Seitenwandabschnitten des Körperbereichs 95 zu erzeugen, um einen nach oben gerichteten Kanalstromfluß 106 von der Source 92 zum Drain 96, 97 zu ermöglichen. Die Bereiche 97, 96, 95, 92 sind in der gewünschten Weise dotiert, nämlich jeweils N&spplus;, N, P, N&spplus; oder N&spplus;, N&supmin;, P&supmin;, N&spplus; oder das Umgekehrte davon, nämlich mit N und P jeweils vertauscht. In allgemeinerer Darstellung sind die Bereiche 97, 96, 95, 92 vorzugsweise dotiert, nämlich jeweils A&spplus;, A, B, A&spplus; oder A&spplus;, A&supmin;, B&supmin;, A&spplus; oder A&spplus;, A&supmin;, B, A&spplus; oder A&spplus;, A, B&supmin;, A&spplus;, wobei A entweder P- oder N-Type sein kann und B der entgegengesetzte Typ ist.
  • Während die Vorrichtung nach der Fig. 7 einen Werkstückaufbau schafft, der zur einfachen Anbringung in einer geerdeten Sourcepackung geeignet ist, leidet sie unter der Einschränkung, daß es keine ohmsche Verbindung an den Körperbereich 95 gibt. Dementsprechend wird eine hohe Impedanz zwischen dem Referenzanschluß, beispielsweise der Source, und dem Kanal 106 bestehen. Dies erzeugt eine große Zeitkonstante zum Aufladen der Kapazität des Gatedielektrikums 102, was zu einem relativ schlechten Hochfrequenzansprechen führt. Dieser Mangel wird durch die Anordnung nach der Fig. 8 überwunden.
  • Ein MOSFET-Werkstück 105 nach der Fig. 8 ist ähnlich zu dem MOSFET-Werkstück 90 nach der Fig. 7, weist jedoch zusätzlich einen ergänzenden Aushöhlungsbereich 108 auf, in dem ein ohmscher Kontakt 110 vorgesehen ist, der den Sourcebereich 92 mit dem Körperbereich 95 verbindet. Der ohmsche Kontakt 110 kann aus einem Metall sein, beispielsweise Al, Ti, W, Mo, Ta, Ni, Cr, Pt oder Legierungen dieser oder anderer Metalle, oder einem Zwischenmetall, das durch Reaktion dieser oder anderer Metalle mit dem Halbleitersubstrat gebildet wird, oder einem entarteten Halbleiter oder anderen elektrisch leitfähigen Materialien. Es ist lediglich notwendig, daß der Leiter 110, der in der Fig. 8 (und in den Fig. 18-20 und 22) mit dem allgemeinen Symbol "M" angezeigt ist, eine ohinsche Verbindung zwischen dem N&spplus;-Bereich 92 und dem P- oder P&supmin;-Bereich 95 bildet, die ausreichend ist, eine schnelle Aufladung und Entladung des Kanals 106 zu erlauben, und die ausreichend widerstandsfähig gegen Temperatur ist, um der höchsten Temperatur zu widerstehen, die zur Fertigstellung des Werkstücks 105 notwendig ist, nachdem das Metall 110 in der Aushöhlung 108 gebildet wurde. Gemäß dem Gebrauch hierin sollen die Wörter "Leiter" oder "Metall" oder "Metalle" und das Symbol "M" in Verbindung mit dieser ohmschen Verbindung im wesentlichen reine Metalle, Metallegierungen, entartete Halbleiter, durch Reaktion von Metallen mit Halbleitern gebildete Zwischenmetalle, Kombinationen daraus und andere kompatible elektrisch leitfähige Materialien enthalten. Nicht einschränkende Beispiele für geeignete Zwischenmetalle und/oder Legierungen sind PtSi, TiN, AlSi, AlCu, AuGe und TiW. Der Leiter 110 ist vorzugsweise mit einem halbisolierenden Hochwiderstands- oder Dielektrikumsmaterial 112, beispielsweise Oxid, Nitrid, Glas, Polysilizium und/oder Mischungen davon überzogen.
  • Der Aufbau nach der Fig. 8 schafft ein Leistungs-MOSFET-Werkstück 105, dessen Kanallänge hauptsächlich durch eine Dicke 111 des Körperbereichs 95 bestimmt wird, wobei der Seitenwandwinkel der Aushöhlung 100 in dem Bereich 95 mit in Betracht gezogen wird, und eine Kanalbreite wird durch den lateralen Umfang der Aushöhlung 100 in dem Bereich 95, bei Betrachtung von der darüberliegenden Oberfläche 99 in die Aushöhlung hinein, bestimmt. Da die Dicke 111 und die seitlichen Abmessungen der Aushöhlung 100 einfach steuerbar sind, können Leistungs- MOSFETs mit hoher Verstärkung und der Eignung für hohe Leistungen einfach konstruiert werden.
  • Da die Sourceverbindung in dem Werkstück 105 über eine Rückseitenmetallisierung 94 auf der Rückseite 93 des Werkstücks 105 erfolgt, kann eine elektrische und thermische Verbindung geringer Impedanz von dem Sourcekontakt 94 zu der thermischen Wärmesenke und dem elektrischen Masseflansch der Packung hergestellt werden. Dies ist in der Fig. 9 dargestellt, die eine vereinfachte, teilweise aufgeschnittene Querschnittsansicht eines MOSFET-Werkstücks 105 der Fig. 8 ist, das in einer RF- Vorrichtungspackung 115 angebracht ist, analog zur Packung 20 der Fig. 2. Das Sourcekontaktmetall 94 des Werkstücks 105 ist an einer metallischen Wärmesenke und einem Masseflansch 116 angebracht, typischerweise durch Verlötung oder eutektisches Bonden. Eine Gatemetallisierung 104 auf dem Werkstück 105 ist mit einer Gateeingangsleitung 117 durch eine Drahtbondverbindung 118 verbunden, und eine Drainmetallisierung 98 auf dem Werkstück 105 ist mit einer Drainausgangsleitung 119 durch eine Drahtbondverbindung 120 verbunden.
  • Es sind keine Source-Drahtbondverbindungen notwendig, da die sourcemetallisierung 94 direkt an dem Flansch 116 angebracht ist. Dies schafft die niedrigste parasitäre elektrische Induktivität und Widerstand in der Sourceschaltung. Weiter ist die mit dem Isolationsdielektrikum 22 (vgl. Fig. 2) in Verbindung stehende thermische Impedanz ausgeschlossen, so daß die thermische Impedanz der Verbindung zum Gehäuse einer Vorrichtungspackung 115 ebenfalls verringert ist.
  • Gleichermaßen von Belang ist, daß die Vorrichtungspackung 115 (vgl. Fig. 9) kompakter ist als die Vorrichtungspackung 20 (vgl. Fig. 2), da es nicht länger notwendig ist, Platz auf der Anschlußfläche 160 zu lassen, um die Source-Drahtbondverbindungen 26 oder die Überbrückung 28 wie beim Stand der Technik unterzubringen. Dementsprechend können nun die Gate- und Drain-Drahtbondverbindungen ebenfalls kürzer gemacht werden. Somit sind die parasitären Impedanzen aller Vorrichtungszuleitungen des in der Packung vorgesehenen MOSFET-Werkstücks verringert, und das Hochfrequenzverhalten ist dementsprechend verbessert. Dies sind besondere Merkmale der vorliegenden Erfindung.
  • Die Fig. 10-22 sind vereinfachte und schematische Werkstückquerschnitte des erfindungsgemäßen MOSFETs während unterschiedlicher Herstellungsstadien gemäß verschiedener Ausführungsformen. Während die Herstellung der erfundenen Vorrichtung in bezug auf das Vorsehen von Schichten oder Bereichen bestimmter Leitfähigkeit und Art beschrieben wird, wird der Fachmann sehr wohl verstehen, daß dies lediglich zur Einfachheit der Erläuterung geschieht und nicht einschränkend sein soll, und daß nützliche Vorrichtungen durch Ersatz mit Materialien entgegengesetzter Art erhalten werden und daß unterschiedliche Leitfähigkeiten ebenfalls verwendbar sind.
  • Es wird nun auf die Fig. 10 Bezug genommen. Ein hochdotiertes (beispielsweise N&spplus; ≥ 1E19 /cm³ Phosphor- oder Arsen-dotiertes Silizium) Substrat 120 mit einer Dicke 127 (beispielsweise 0,25-0,75 mm abhängig vom Waferdurchmesser) wird bereitgestellt. Das Substrat 120 weist eine Rückseite 121 auf.
  • Die Oberfläche des Substrats 120 gegenüberliegend der Rückseite 121 ist vorzugsweise, jedoch nicht wesentlicherweise, in Bereichen 122, 122' mit Dotierstoffen des entgegengesetzten Leitfähigkeitstyps (z.B. Bor) bis zu einer Tiefe 124, 124' dotiert. Dies wird bevorzugt durch Ionenimplantation erreicht, wie durch Pfeile 126, 126' angezeigt ist, wobei jedoch andere in der Technik wohlbekannte Dotierverfahren verwendbar sind. Es ist wünschenswert, jedoch nicht wesentlich, unterschiedliche Implantationen in dem Bereich des Werkstücks, der den MOSFET enthalten wird, und dem Bereich des Werkstücks, der den vergrabenen Source-Körper-Kurzschluß enthalten wird, durchzuführen. Beispielsweise wird eine leichte Implantation, z.B. ungefähr 1E13 /cm² Bor&spplus; bei 50 keV, vorzugsweise wie durch die Pfeile 126 angezeigt, vorgesehen, um den Bereich 131 in der rechten Hälfte der Fig. 10, wo der MOSFET vorgesehen werden soll, teilweise gegenzudotieren. Eine stärkere Implantation, beispielsweise ungefähr 5E15 /cm² Bor&spplus; mit 50 keV, wird vorzugsweise wie durch die Pfeile 126 angezeigt, vorgesehen, um den Bereich 131' in der linken Hälfte der Fig. 10, wo der Source-Körper-Kurzschluß vorgesehen werden soll, stärker gegenzudotieren. Die Funktion dieser Implantationen wird ausführlich in Verbindung mit der Diskussion der Fig. 11 erläutert. Es ist wünschenswert, jegliche Implantationsschäden einer Wärmebehandlung zu unterziehen, so daß im wesentlichen defektfreie Epitaxialschichten auf dem Substrat 120 gebildet werden.
  • Es wird nun auf die Fig. 11 Bezug genommen. Eine vergleichsweise leicht dotierte Schicht 128 (z.B. P oder P&supmin;) einer Dicke 130 wird auf dem Substrat 120 vorgesehen, die mit diesem einen PN-Übergang 123 bildet. Die Implantationsatome 126, 126' im Substrat 120 werden teilweise in die Schicht 128 während ihrer Bildung diffundieren und Bereiche 131, 131' erhöhter P-Dotierung angrenzend an den PN-Übergang 123 schaffen. Es ist wünschenswert, daß die in dem Substrat 120 vorgesehende Implantationsdosis zur Bildung der dotierten Bereiche 122' und 131' ausreichend ist, daß der Bereich 131' vergleichsweise hoch dotiert wird, beispielsweise P&spplus;, da dies die Bildung eines ohmschen Kontakts an den P-Bereich 128 erleichtert. Es ist vorteilhaft, daß die Implantationsdosis im Substrat 120 zur Bildung der dotierten Bereiche 122 und 131 geringer ist als für die Bereiche 122', 131', jedoch ausreichend zur Schaffung eines lokalen Dotierungsgradienten im Bereich 128, wo der MOSFET vorgesehen werden soll. Dies hilft beim Einstellen der Schwellenspannung des MOSFETs. Während die dotierten Bereiche 131, 131' nützlich sind, sind sie jedoch nicht wesentlich.
  • Eine vergleichsweise leicht dotierte Schicht oder Bereich 132 (z.B. N oder N&supmin;) einer Dicke 134 wird auf dem Bereich 128 vorgesehen, unter Bildung eines PN-Übergangs 125 damit. Die Schicht 128 ist von entgegengesetzter Art zu dem Substrat 120, und die Schicht 132 ist von gleicher Art wie das Substrat 120, jedoch leichter dotiert. Die Schichten oder Bereiche 128 und 132 werden vorzugsweise, jedoch nicht wesentlicherweise durch Epitaxialwachstum unter Verwendung von in der Technik bekannten Vorrichtungen vorgesehen. Andere bekannte Verfahren zum Bilden von Halbleiterbereichen unterschiedlicher Leitfähigkeit und Art sind ebenfalls verwendbar.
  • Die Dicke 130 der Schicht oder des Bereichs 128 bestimmen im wesentlichen die Kanallänge des fertiggestellten MOSFETs. Typische Werte für die Dicke 130, die für Hochfrequenz- und Hochleistungs-MOSFETs geeignet ist, betragen 1-3 µm, wobei jedoch größere und kleinere Werte ebenfalls verwendbar sind. Geeignete durchschnittliche Dotierungsdichten für die Schicht 128 sind in dem Bereich von ungefähr 5E16 bis 5E17 /cm³ abhängig von der gewünschten Schwellenspannung. Wenn es vorteilhaft ist, eine lokal erhöhte Dotierung in der Schicht 128 angrenzend an den Übergang 123 durch eine Implantation im Substrat 120 vor Bildung der Schicht 128 zu schaffen, kann die lokal erhöhte Dotierung auch durch Veränderung der Dotierung während der Bildung der Schicht 128 erhalten werden. Dies erfordert jedoch eine größere Kontrolle über den epitaxialen Wachstumsvorgang für die Schicht 128.
  • Die Dotierungsdichte und Dicke 134 des Bereichs 132 bestimmen im wesentlichen die Durchschlagspannung des fertiggestellten MOSFETs. Geeignete Kombinationen für die Dotierung und Dicke der Schicht 132 liegen ungefähr bei 6E15 /cm³ und ungefähr 3 µm für ungefähr 50 Volt Durchschlag und ungefähr bei 1E14 /cm³ und ungefähr 25 µm für ungefähr 500 Volt Durchschlag, wobei jedoch andere Werte ebenso verwendbar sind. Der Fachmann wird auf der Grundlage dieser Beschreibung verstehen, wie die Dotierung und Dicke der Schichten 128 und 132 auszuwählen ist, um zu den gewünschten Vorrichtungseigenschaften zu gelangen.
  • Es wird nun auf die Fig. 12 Bezug genommen. Eine stark dotierte Schicht 136 (z.B. N&spplus;) der Dicke 138 wird nun in oder auf der Schicht 132 gebildet. Dies wird am besten durch Ionenimplantation 140 erzielt, wobei jedoch Diffusions- oder Epitaxialwachstum ebenso verwendbar ist. Eine Dicke 138 ist typischerweise klein im Vergleich zur Dicke 134 der Schicht 132, beispielsweise 0,1 bis 0,5 µm, wobei jedoch größere oder kleinere Werte verwendbar sind. Eine Implantationsdosis von ungefähr ≥ 1E16 /cm² ist geeignet. Keine Maskierung der Implantation 140 ist in diesem Stadium des Verfahrens notwendig, ist jedoch auch nicht ausgeschlossen. Während es weiter vorteilhaft ist, in diesem Stadium des Verfahrens den (beispielsweise N&spplus;) Bereich 146 zu bilden, ist dies jedoch nicht wesentlich. Der stark dotierte Oberflächenbereich 136 kann zu jedem späteren Schritt gebildet werden, wenn die zum Einbringen der Dotierstoffe 140 in den Halbleiter und/oder Ausheilen jeglichen Dotierschadens notwendigen Temperaturen die vorhergehenden Verfahrensschritte nicht stören. Der Fachmann wird verstehen, wie in Abhängigkeit beispielsweise von der Temperaturtoleranz der Passivierung, der Metallisierung und anderer Materialien der beste Punkt im Herstellungsablauf zum Schaffen des dotierten Bereichs 136 zu wählen ist.
  • Es wird nun auf die Fig. 13 Bezug genommen. Eine Maskierungsschicht 132 wird auf der oberen Oberfläche 137 der Schicht 136 vorgesehen. Siliziumoxid, Siliziumnitrid und/oder Kombinationen daraus sind für die Maskierungsschicht 142 geeignet, wobei jedoch andere Materialien wie z.B. Photolack oder Polyimid ebenfalls verwendbar sind. Es ist vorteilhaft, jedoch nicht wesentlich, einen lateralen Begrenzungsgraben 144 einer Breite 145 zu bilden, der das Gebiet umgibt, das den MOSFET enthalten soll. Wie in Fig. 14 gezeigt ist, wird der Graben 144 dann mit einem Material 146 (z.B. Dielektrikum oder halbisolierendes Poly und/oder eine Kombination daraus) aufgefüllt, um eine laterale Isolation des MOSFETs zu schaffen. Die Breite 145 ist typischerweise im Bereich von 1-15 µm, wobei 2-10 µm bevorzugt sind, wobei jedoch größere oder kleinere Werte ebenfalls verwendbar sind. Mittel und Verfahren zum Schaffen der Maskierungsschicht 142 und zum Bilden und Auffüllen des Grabens 144 sind in der Technik wohlbekannt.
  • Es wird nun auf die Fig. 15 Bezug genommen. In der Maskierungsschicht 142 werden zusätzliche Öffnungen geschaffen, und Gräben 148, 149 werden von der Oberfläche 137 durch den Bereich 136 und in die Schicht oder den Bereich 132 geätzt. Die Gräben 148, 149 sind typischerweise 1-15 µm breit, wobei ungefähr 2-10 µm bevorzugt sind, wobei jedoch größere oder kleinere Werte ebenfalls verwendbar sind. Vorrichtungen und Verfahren zum Ätzen solcher Gräben sind in der Technik bekannt. Anisotropes Plasmaätzen ist ein bevorzugtes Verfahren und ist in der Technik bekannt. Andere bekannte Verfahren sind ebenfalls verwendbar.
  • Der an den Seitenwänden und am Boden der Gräben 148, 149 freiliegende Halbleiter wird dann so behandelt, daß ein Dielektrikum 150 einer Dicke 151 in dem Graben 148 und ein Dielektrikum 152 einer Dicke 153 im Graben 149 geschaffen wird. Eine thermische Oxidation ist ein bevorzugtes Mittel zum Bilden der Dielektrika 150, 152, wobei jedoch andere in der Technik bekannte Verfahren ebenfalls verwendbar sind. CVD oder LPCVD sind geeignete Beispiele. Der Halbleiter an den Böden der dielektrisch überzogenen Gräben 148, 149 sollte ungefähr mit dem Übergang 125 zwischen den Bereichen 132 und 128 eben sein. Es ist bevorzugt, daß der Boden des Grabens 148 geringfügig tiefer ist als der Boden des Grabens 149 und sich geringfügig unter den Übergang 125 in den Bereich 132 erstreckt, während der Boden des Grabens 149 geringfügig oberhalb des Übergangs 125 ist. Dies kann durch ein Maskieren des Grabens 149 während eines Teils des Ätz- oder Oxidationsschritts erzielt werden. Vorrichtungen und Verfahren zum Maskieren des Ätzens und/oder der Oxidation sind in der Technik bekannt.
  • Wie in der Fig. 16 gezeigt ist, werden das Dielektrikum 150 auf dem Boden des Grabens 148 und das Dielektrikum 152 auf dem Boden des Grabens 149 dann entfernt, beispielsweise durch anisotropes Ätzen, um somit jeweils an dem Seitenwandabschnitt 154 das Dielektrikum 150 und dem Seitenwandabschnitt 156 das Dielektrikum 152 in den Gräben 148, 149 an Ort und Stelle zu belassen. Die Gräben 148, 149 werden dann weiter geätzt, wie in der Fig. 17 gezeigt ist, unter Verwendung z.B. im wesentlichen des gleichen Verfahrens wie für das anfängliche Ätzen der Gräben 148, 149 zur Erhöhung ihrer Tiefe. Die frisch freigelegten Halbleiteroberflächen des Grabens 149 werden mit einem weiteren Dielektrikum 160 der Dicke 161 überzogen. Die frisch freigelegten Halbleiteroberflächen im Graben 148 können ebenfalls mit einem Dielektrikum 158 einer Dicke 159 überzogen werden, wobei dies jedoch nicht wesentlich ist, da das Dielektrikum 158 nachfolgend entfernt wird. Die Dicken 159, 161 sind vorzugsweise geringer als die Dicken 151, 153. Das Dielektrikum 160 kann als das Gatedielektrikum des MOSFETs verwendet werden und sollte von hoher Qualität sein. Das Dielektrikum 158 ist nicht wesentlich und kann weggelassen werden, wobei jedoch dessen Bildung gleichzeitig mit der Bildung des Dielektrikums 160 nicht schadet.
  • Es wird nun auf die Fig. 18 Bezug genommen. Das Dielektrikum 158 (falls vorhanden) wird entfernt, beispielsweise durch eine Eintauchätzung, bei der das Dielektrikum 160 geschützt ist, und ein Leiter 162 wird auf den frisch freigelegten Abschnitten der Bereiche 120, 128 am Boden des Grabens 148 gebildet. Das Dielektrikum 160 wird vorzugsweise während dieses Vorgangs maskiert, obwohl es auch nach Bildung des Leiters 162 gebildet werden kann. Beide Anordnungen sind geeignet.
  • Der Leiter 162 muß einen ohmschen (nicht gleichrichtenden) Kontakt zu beiden Bereichen 120, 128 herstellen, um somit einen lokalen Kurzschluß über den PN-Übergang 123 zu schaffen. Das Herstellen eines ohmschen Kontakts an den leicht dotierten Bereich 128 wird durch den zuvor geschaffenen stärker dotierten Bereich 131' erleichtert. Der stärker dotierte Bereich 131' reduziert auch den Ausbreitwiderstand, der mit dem ohmschen Kontakt an dem Bereich 128 in Zusammenhang steht.
  • Es ist vorteilhaft, den Leiter 162 durch selektive Ablagerung oder Reaktion zu bilden, nämlich durch Ablagerung oder Reaktion auf freiliegenden Halbleiteroberflächen, jedoch nicht auf freiliegenden dielektrischen Oberflächen. Beispielsweise kann der Leiter 162 durch Ablagerung von Pt über der gesamten Oberfläche des Wafers einschließlich der am Boden des Grabens 148 freiliegenden frischen Halbleiteroberfläche, der Maskierungsschicht 142 auf der Oberfläche 137 und auf den Seitenwandoxiden 154, 156 und 160 gebildet werden. Das Platin haftet anfänglich an allen Oberflächen an, reagiert jedoch bei Erwärmung mit dem freiliegenden Halbleiter unter Bildung eines intermetallischen Verbunds, der zum Bilden ohmscher Kontakte an den P-Bereich 128 und N-Bereich 120 geeignet ist, und es reagiert nicht mit den dielektrischen Schichten. Das Platin auf den dielektrischen Schichten wird dann weggeätzt, während das PtSi, das beispielsweise auf dem freiliegenden Silizium am Boden des Grabens 148 gebildet wurde, durch den ätzenden Wirkstoff nicht angegriffen wird und zurückbleibt. Somit kann der Leiter 162 durch dieses Verfahren ohne die Notwendigkeit eines zusätzlichen Maskierungsschritts gebildet werden. Dies ist besonders einfach und vorteilhaft. Während Pt oder PtSi Beispiele für zur Verwendung für den Leiter 162 geeignete Materialien sind, können andere zur Bildung ohmscher Kontakte an die Bereiche 128 und 132 geeignete Leiter ebenfalls verwendet werden. Beispiele dafür wurden im Zusammenhang mit der Diskussion der Fig. 8 gegeben.
  • Der Graben 148 wird dann vorteilhafterweise mit einem Dielektrikum oder halbisolierenden Material 164 aufgefüllt und unter Verwendung in der Technik bekannter Mittel planarisiert (vgl. Fig. 19). Oxid, Nitrid, Gläser, polykristalline Halbleiter, organische Verbundstoffe und Kombinationen daraus sind Beispiele für geeignete Materialien.
  • Es wird nun auf die Fig. 20 Bezug genommen. Eine Gatemetallisierung 166 wird auf dem Gatedielektrikum 160 vorgesehen, und eine Drainmetallisierung 168 wird auf der Oberfläche 137 in Kontakt mit dem hochdotierten Bereich 136 vorgesehen. Eine Sourcemetallisierung 169 wird in Kontakt mit dem Bereich 120 auf der Werkstückrückseite 121 vorgesehen. Dies bildet einen MOSFET 170 mit einem Rückseiten-Sourcebereich 120, der mit dem Körperbereich 128 durch einen internen vergrabenen ohmschen Kurzschluß 162 verbunden ist, und mit Oberseitengate- und Drainverbindungen 166, 168, der zur Verwendung als MOSFET- Werkstück 105 in der Packung 115 der Fig. 9 geeignet ist und der einen im wesentlichen vertikal nach oben fließenden Kanalstrom 106 von der Rückseitensource 120 zur Oberseitendrain 168 schafft. Es ist wünschenswert, das Substrat 120 durch mechanisches Formen vor Anbringen der Sourcemetallisierungsschicht 169 zu dünnen.
  • Der N&spplus;-Bereich 136 wurde als unmaskiert gezeigt, da er automatisch in diskrete Abschnitte durch den aufgefüllten Graben 146 und Gräben 148, 149 getrennt wird. Somit können mehrere Vorrichtungen auf dem gleichen Wafer oder Werkstück hergestellt werden, ohne daß die Drains verknüpft sind, obwohl dies nicht ausgeschlossen ist. Die Verwendung eines unmaskierten Dotierungsschritts zur Bildung des Bereichs 136 ist jedoch nicht wesentlich, und der Bereich 136 kann durch Maskierung lokalisiert sein. Das letztere ist vorteilhaft, wenn die Isolationswand 146 weggelassen wird. Drainbereiche 136 müßten dann eine laterale Geometrie ähnlich zu den Sourcebereichen 72 der Fig. 6 aufweisen.
  • Die Fig. 21-22 stellen eine weitere Ausführungsform der zuvor in Verbindung mit den Fig. 16-19 beschriebenen Schritte dar. Der Vorgang ist im wesentlichen der gleiche, wie im vorhergehenden durch das in Fig. 16 dargestellte Stadium beschrieben wurde. Dann wird anstelle des Durchführens des zweiten Ätzens der Gräben 148, 149 unter Verwendung beispielsweise der gleichen allgemeinen Art von anisotroper Ätze, wie sie für den anfänglichen Ätzschritt in den Fig. 14-16 verwendet wurde, eine orientierungsabhängige Ätze verwendet, um die Gräben 148, 149 zum Substrat 120 auszudehnen. Orientierungsabhängige Ätzen sind in der Technik bekannt und schaffen Gräben mit Seitenwänden, die vorbestimmte Winkel mit der Ebene des Kristallgitters und der Kristalloberfläche bilden. Dies erzeugt "V"-förmige Seitenwände 172, 174 am Boden der Gräben 148, 149, wie in der Fig. 20 gezeigt ist.
  • Während ein orientierungsabhängiges Ätzen ein besonders vorteilhafter Weg zum Erhalt angewinkelter Seitenwände in der Nähe des Grabenbodens ist, ist jegliches Verfahren, das angewinkelte oder geneigte Seitenwände erzeugt, nützlich. Es ist wichtig, daß die unteren Abschnitte 172, 174 der Grabenseitenwände angewinkelt oder abschüssig sind, so daß der PN-Übergang 123 zwischen den Bereichen 120 und 128 die angewinkelten oder abfallenden Seitenwände 172, 174 schneidet und von oben sichtbar ist bei Blick gegen die Oberfläche 137 in die Gräben 148, 149. Dies stellt einen großen Herstellungsvorteil dar, da es ein Mittel schafft, visuell festzustellen, wann das Ätzen der Gräben 148, 149 die geeignete Tiefe erreicht hat, an der ein Abschnitt des Bereichs 120 am Boden des Grabens 148 freigelegt ist, um den ohmschen Kontakt mit dem Metall 162 zu bilden. Es ist auch wünschenswert, daß ein kleiner Abschnitt des Substrats 120 ebenfalls am Boden des Grabens 149 freigelegt wird, so daß sich das Gate 166 auf dem Oxid 160 wenigstens bis zur Source 120 erstreckt. Die Fig. 22 stellt die zu der Fig. 19 analoge Situation dar, bei der der Leiter 162 am Boden des Grabens 148 gebildet worden ist, und ein Gateoxid 160 an den Seitenwänden des Grabens 149 an dem Körperbereich 128 und an dem Substrat 120 gebildet worden ist. Die Struktur nach der Fig. 22 wird dann auf die gleiche Weise abgeschlossen wie in der Fig. 20 dargestellt ist.
  • Nachdem somit die vorliegende Erfindung beschrieben worden ist, wird es dem Fachmann offensichtlich sein, daß der erfundene Aufbau und das Verfahren einen Rückseiten-MOSFET schaffen, der besonders zu einer Verwendung angepaßt ist, bei der geeignete Sourceanordnungen gewünscht sind, beispielsweise bei Hochfrequenz- und/oder Hochleistungs-RF-Anwendungen. Es ist weiter klar, daß die erfundene Anordnung ein Werkstück schafft, das eine besonders kompakte RF-Vorrichtungspackung fördert mit geringerer parasitärer thermischer und elektrischer Impedanz und verbessertem Betriebsverhalten. Es wird auch klar sein, daß durch die erfundene Vorrichtung und Verfahren Vorrichtungen mit sehr kurzen Kanallängen, schnellem Ansprechen, hoher Verstärkung und hohen Durchbruchspannungen geschaffen werden.
  • Dem Fachmann wird zudem auf Grundlage der hier vorgelegten Erläuterung verständlich sein, daß der erfundene Aufbau und das Verfahren auf andere Kombinationen von PN-Bereichen und andere Halbleitermaterialien neben Silizium anwendbar ist, und daß andere Metalle und Dielektrika in dem Aufbau neben den erwähnten verwendbar sind, und daß die Gräben, die manchmal als sich verjüngend oder mit senkrechten Seitenwänden dargestellt worden sind, beides aufweisen können, und daß weiter die Gräben, während sie als in zwei Stufen geätzt beschrieben worden sind, bis zu ihrer endgültigen Tiefe im wesentlichen in einem einzigen Schritt geformt werden können, und daß, während zwei Gräben dargestellt worden sind, nämlich einer für den Source- Körper-Kurzschluß und ein weiterer für den Gatebereich, diese zu einem einzigen Graben kombinierbar sind, wobei eine Seitenwand für den Gatebereich verwendet wird und ein Teil des Bodens und eine weitere Seitenwand den Source-Körper-Kurzschluß enthält. Dementsprechend sollen diese und andere Veränderungen, die dem Fachmann auf Grundlage der vorliegenden Lehre erkennbar sind, in den beiliegenden Ansprüchen enthalten sein.

Claims (4)

1. Eine vertikale Hochfrequenz-MOSFET-Vorrichtung (90, 105, 170) mit:
einem Halbleitersubstrat (92, 120) mit ersten (99, 137) und zweiten (92, 121) gegenüberliegenden Oberflächen;
einem Drainbereich (97, 136) angrenzend an die erste Oberfläche (99, 137), einem kanalbildenden Bereich (106), der unter dem Drainbereich (97, 136) liegt, einem Sourcebereich (92, 120), der unter dem kanalbildenden Bereich (106) liegt, und einem Gatedielektrikum (102, 160) und einer Gate-Elektrode (104, 166) auf einem Abschnitt des kanalbildenden Bereichs (106) zwischen den Source- (92, 120) und Drainbereichen (97, 136) zum Modulieren der Leitfähigkeit dazwischen;
gekennzeichnet durch
einen vergrabenen ohmschen Kontakt (110, 162), der einen Teil des kanalbildenden Bereichs (106) mit dem darunterliegenden Sourcebereich (92, 120) kurzschließt, derart, daß der vergrabene ohmsche Kontakt (110, 162) eine rasche Aufladung und Entladung des kanalbildenden Bereichs (106) erlaubt, wobei der vergrabene ohmsche Kontakt (110, 162) in einem dielektrisch aufgefüllten Grabenbereich (108, 148) ausgebildet ist, der sich von der ersten Oberfläche (108, 148) in das Substrat (92, 120) erstreckt, wobei der dielektrisch aufgefüllte Graben geneigte Seitenwände (172, 174) aufweist, so daß ein PN-Übergang (123) zwischen dem kanalbildenden Bereich (106) und der Source (92, 120) sichtbar ist, wo der dielektrisch aufgefüllte Graben den PN-Übergang (123) zwischen dem kanalbildenden Bereich (106) und dem Sourcebereich (92, 120) schneidet.
2. Die Vorrichtung nach Anspruch 1, weiter gekennzeichnet durch einen Driftbereich (96, 123) zwischen dem kanalbildenden Bereich (106) und dem Drainbereich (97, 136).
3. Die Vorrichtung nach Anspruch 2, wobei der Driftbereich und der Drainbereich die gleiche Leitfähigkeitsart aufweisen.
4. Die Vorrichtung nach Anspruch 1, 2 oder 3, weiter gekennzeichnet durch einen Sourcekontakt (94, 169), der sich zur zweiten Oberfläche (93, 121) erstreckt und einen Drainkontakt (98, 168), der sich zu der ersten Oberfläche (99, 137) erstreckt.
DE69120305T 1990-01-29 1991-01-28 Mosfet mit Substrat-Source-Kontakt Expired - Fee Related DE69120305T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/471,899 US5023196A (en) 1990-01-29 1990-01-29 Method for forming a MOSFET with substrate source contact

Publications (2)

Publication Number Publication Date
DE69120305D1 DE69120305D1 (de) 1996-07-25
DE69120305T2 true DE69120305T2 (de) 1997-01-30

Family

ID=23873428

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69120305T Expired - Fee Related DE69120305T2 (de) 1990-01-29 1991-01-28 Mosfet mit Substrat-Source-Kontakt

Country Status (6)

Country Link
US (1) US5023196A (de)
EP (1) EP0440394B1 (de)
JP (1) JP3130323B2 (de)
KR (1) KR910014993A (de)
DE (1) DE69120305T2 (de)
SG (1) SG43147A1 (de)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04368182A (ja) * 1991-06-17 1992-12-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5134448A (en) * 1990-01-29 1992-07-28 Motorola, Inc. MOSFET with substrate source contact
US5366914A (en) * 1992-01-29 1994-11-22 Nec Corporation Vertical power MOSFET structure having reduced cell area
US5385853A (en) * 1992-12-02 1995-01-31 International Business Machines Corporation Method of fabricating a metal oxide semiconductor heterojunction field effect transistor (MOSHFET)
US5349224A (en) * 1993-06-30 1994-09-20 Purdue Research Foundation Integrable MOS and IGBT devices having trench gate structure
JPH07164238A (ja) * 1993-12-14 1995-06-27 Ikeda:Kk パイプカッター
US5471075A (en) * 1994-05-26 1995-11-28 North Carolina State University Dual-channel emitter switched thyristor with trench gate
US5488236A (en) * 1994-05-26 1996-01-30 North Carolina State University Latch-up resistant bipolar transistor with trench IGFET and buried collector
JPH0878533A (ja) * 1994-08-31 1996-03-22 Nec Corp 半導体装置及びその製造方法
US5904515A (en) * 1995-01-27 1999-05-18 Goldstar Electron Co., Ltd. Method for fabricating a thin film transistor with the source, drain and channel in a groove in a divided gate
JP3291958B2 (ja) * 1995-02-21 2002-06-17 富士電機株式会社 バックソースｍｏｓｆｅｔ
US5557127A (en) * 1995-03-23 1996-09-17 International Rectifier Corporation Termination structure for mosgated device with reduced mask count and process for its manufacture
US5592005A (en) * 1995-03-31 1997-01-07 Siliconix Incorporated Punch-through field effect transistor
DE19638439C2 (de) 1996-09-19 2000-06-15 Siemens Ag Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement und Herstellungsverfahren
DE19638438A1 (de) * 1996-09-19 1998-04-02 Siemens Ag Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement
KR100218260B1 (ko) * 1997-01-14 1999-09-01 김덕중 트랜치 게이트형 모스트랜지스터의 제조방법
DE19801313C2 (de) * 1998-01-15 2001-01-18 Siemens Ag FET mit Source-Substratanschluß
US6084264A (en) * 1998-11-25 2000-07-04 Siliconix Incorporated Trench MOSFET having improved breakdown and on-resistance characteristics
DE10004984A1 (de) 2000-02-04 2001-08-16 Infineon Technologies Ag Vertikales Halbleiterbauelement mit Source-Down-Design und entsprechendes Herstellungsverfahren
US6445037B1 (en) * 2000-09-28 2002-09-03 General Semiconductor, Inc. Trench DMOS transistor having lightly doped source structure
US6580107B2 (en) * 2000-10-10 2003-06-17 Sanyo Electric Co., Ltd. Compound semiconductor device with depletion layer stop region
US6627484B1 (en) * 2000-11-13 2003-09-30 Advanced Micro Devices, Inc. Method of forming a buried interconnect on a semiconductor on insulator wafer and a device including a buried interconnect
US7132712B2 (en) 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US6777745B2 (en) * 2001-06-14 2004-08-17 General Semiconductor, Inc. Symmetric trench MOSFET device and method of making same
US7061066B2 (en) * 2001-10-17 2006-06-13 Fairchild Semiconductor Corporation Schottky diode using charge balance structure
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
US7439580B2 (en) * 2004-09-02 2008-10-21 International Rectifier Corporation Top drain MOSgated device and process of manufacture therefor
DE102004045966B4 (de) * 2004-09-22 2006-08-31 Infineon Technologies Austria Ag Vertikal-Feldeffekttransistor in Source-Down-Struktur
US7456470B2 (en) * 2004-10-01 2008-11-25 International Rectifier Corporation Top drain fet with integrated body short
AT504998A2 (de) 2005-04-06 2008-09-15 Fairchild Semiconductor Trenched-gate-feldeffekttransistoren und verfahren zum bilden derselben
JP5350783B2 (ja) * 2005-05-24 2013-11-27 ヴィシェイ−シリコニックス トレンチ型金属酸化物半導体電界効果トランジスタの製造方法
DE102005055838B4 (de) * 2005-11-23 2007-10-04 Infineon Technologies Ag Verfahren und Vorrichtung zum ermöglichen tiefliegender Halbleiterkontakte
US7768075B2 (en) * 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
US8471390B2 (en) 2006-05-12 2013-06-25 Vishay-Siliconix Power MOSFET contact metallization
US7319256B1 (en) * 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
JP2008078604A (ja) * 2006-08-24 2008-04-03 Rohm Co Ltd Ｍｉｓ型電界効果トランジスタおよびその製造方法
US10205017B2 (en) * 2009-06-17 2019-02-12 Alpha And Omega Semiconductor Incorporated Bottom source NMOS triggered Zener clamp for configuring an ultra-low voltage transient voltage suppressor (TVS)
JP5597963B2 (ja) * 2009-10-09 2014-10-01 富士電機株式会社 半導体装置
US20110198689A1 (en) * 2010-02-17 2011-08-18 Suku Kim Semiconductor devices containing trench mosfets with superjunctions
US9257517B2 (en) * 2010-11-23 2016-02-09 Microchip Technology Incorporated Vertical DMOS-field effect transistor
US8487371B2 (en) 2011-03-29 2013-07-16 Fairchild Semiconductor Corporation Vertical MOSFET transistor having source/drain contacts disposed on the same side and method for manufacturing the same
US8471331B2 (en) 2011-08-15 2013-06-25 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device with source-substrate connection and structure
US8816503B2 (en) 2011-08-29 2014-08-26 Infineon Technologies Austria Ag Semiconductor device with buried electrode

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3975221A (en) * 1973-08-29 1976-08-17 American Micro-Systems, Inc. Low capacitance V groove MOS NOR gate and method of manufacture
US4398339A (en) * 1977-04-15 1983-08-16 Supertex, Inc. Fabrication method for high power MOS device
JPS605228B2 (ja) * 1977-10-17 1985-02-08 株式会社日立製作所 半導体装置
GB2034114A (en) * 1978-10-06 1980-05-29 Gen Electric Method of manufacturing a V- groove IGFET
DE2930780C2 (de) * 1979-07-28 1982-05-27 Deutsche Itt Industries Gmbh, 7800 Freiburg Verfahren zur Herstellung eines VMOS-Transistors
US4374455A (en) * 1979-10-30 1983-02-22 Rca Corporation Method for manufacturing a vertical, grooved MOSFET
JPS5683944A (en) * 1979-12-12 1981-07-08 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacturing of semiconductor device
FR2487583A1 (fr) * 1980-07-25 1982-01-29 Thomson Csf Procede de fabrication d'un transistor a effet de champ a rainure
US4738936A (en) * 1983-07-01 1988-04-19 Acrian, Inc. Method of fabrication lateral FET structure having a substrate to source contact
JPS60175457A (ja) * 1984-02-20 1985-09-09 Matsushita Electronics Corp 電界効果トランジスタの製造方法
JPH0654811B2 (ja) * 1984-02-29 1994-07-20 松下電子工業株式会社 電界効果トランジスタの製造方法
JPS6126261A (ja) * 1984-07-16 1986-02-05 Nippon Telegr & Teleph Corp <Ntt> 縦形ｍｏｓ電界効果トランジスタの製造方法
US4824793A (en) * 1984-09-27 1989-04-25 Texas Instruments Incorporated Method of making DRAM cell with trench capacitor
US4797373A (en) * 1984-10-31 1989-01-10 Texas Instruments Incorporated Method of making dRAM cell with trench capacitor
US4694561A (en) * 1984-11-30 1987-09-22 American Telephone And Telegraph Company, At&T Bell Laboratories Method of making high-performance trench capacitors for DRAM cells
US4713678A (en) * 1984-12-07 1987-12-15 Texas Instruments Incorporated dRAM cell and method
JPS61170068A (ja) * 1985-01-23 1986-07-31 Nec Ic Microcomput Syst Ltd Ｍｏｓトランジスタ
JPS62159468A (ja) * 1986-01-08 1987-07-15 Tdk Corp 半導体装置
US4767722A (en) * 1986-03-24 1988-08-30 Siliconix Incorporated Method for making planar vertical channel DMOS structures
JPS63288057A (ja) * 1987-05-20 1988-11-25 Sanyo Electric Co Ltd Ｃｍｏｓ半導体装置
US4859621A (en) * 1988-02-01 1989-08-22 General Instrument Corp. Method for setting the threshold voltage of a vertical power MOSFET

Also Published As

Publication number Publication date
JP3130323B2 (ja) 2001-01-31
SG43147A1 (en) 1997-10-17
EP0440394A3 (en) 1992-01-29
EP0440394B1 (de) 1996-06-19
KR910014993A (ko) 1991-08-31
DE69120305D1 (de) 1996-07-25
US5023196A (en) 1991-06-11
JPH04212469A (ja) 1992-08-04
EP0440394A2 (de) 1991-08-07

Similar Documents

Publication Publication Date Title
DE69120305T2 (de) Mosfet mit Substrat-Source-Kontakt
DE19539541B4 (de) Lateraler Trench-MISFET und Verfahren zu seiner Herstellung
DE19638439C2 (de) Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement und Herstellungsverfahren
DE60132994T2 (de) Verfahren zur herstellung eines leistungs-mosfets
EP0833386B1 (de) Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement
DE69209678T2 (de) Halbleiteranordnung für Hochspannungsverwendung und Verfahren zur Herstellung
DE69535441T2 (de) Verfahren zur herstellung eines mos gesteuerten bauelements mit reduzierter maskenzahl
DE19949364B4 (de) Halbleiterbauteil mit MOS-Gate-Steuerung und Grabenstruktur sowie Verfahren zur Herstellung
DE69121535T2 (de) Feldeffekttransistor mit inverser T-förmiger Silizid-Torelektrode
DE3853778T2 (de) Verfahren zur Herstellung eines Halbleiterbauelements.
DE69434643T2 (de) Struktur und Herstellung von Leistungs-MOSFET unter Einbeziehung der Struktur des Randes
DE68926261T2 (de) Symmetrische sperrende Hochdurchbruchspannungshalbleiteranordnung und Verfahren zur Herstellung
DE69015666T2 (de) MOSFET-Transistor mit nicht-gleichmässiger Schwellspannung im Kanalbereich.
DE102013112012B4 (de) Halbleitervorrichtungen und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102016101676B3 (de) Elektrische schaltung, die eine halbleitervorrichtung mit einem ersten transistor und einem zweiten transistor und eine steuerschaltung enthält
EP1151478A1 (de) Mos-leistungsbauelement und verfahren zum herstellen desselben
DE102012205742B4 (de) Vertikale Halbleiteranordnung und Verfahren zur Herstellung
DE19535140A1 (de) Lateraler MOSFET mit hoher Stehspannung und einem Graben sowie Verfahren zu dessen Herstellung
DE2541548A1 (de) Isolierschicht-feldeffekttransistor und verfahren zu dessen herstellung
DE19720215B4 (de) Verfahren zum Herstellen von Halbleiterbauteilen mit einem Graben-Gate mittels Seitenwandimplantation
DE3603470A1 (de) Verfahren zur herstellung von feldeffektbauelementen auf einem siliziumsubstrat
DE3636249A1 (de) Verfahren zum herstellen eines mos-feldeffekttransistors und danach hergestellter transistor
DE19709002A1 (de) Verfahren zur Erzeugung von überbrückten, dotierten Zonen
DE102015119771A1 (de) Halbleitervorrichtung mit einem ersten Transistor und einem zweiten Transistor
DE10214175A1 (de) Mittels Feldeffekt steuerbares Halbleiterbauelement und Verfahren zu dessen Herstellung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8320 Willingness to grant licences declared (paragraph 23)
8327 Change in the person/name/address of the patent owner

Owner name: FREESCALE SEMICONDUCTOR, INC. (N.D.GES.D. STAATES

8339 Ceased/non-payment of the annual fee