JPS605228B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPS605228B2 JPS605228B2 JP52123475A JP12347577A JPS605228B2 JP S605228 B2 JPS605228 B2 JP S605228B2 JP 52123475 A JP52123475 A JP 52123475A JP 12347577 A JP12347577 A JP 12347577A JP S605228 B2 JPS605228 B2 JP S605228B2
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- Japan
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- Engineering & Computer Science (AREA)
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- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
‘１｝ 発明の利用分野
本発明は、ＭＯＳ形電界効果トランジスタに関するもの
である。
である。
■ 従来技術
従来のＶ溝を有するＭＯＳ形電界効果トランジス外ま、
第１図に示すように、ｎ形高濃度基板１に低濃度層２を
ェピタキシャル成長し、そのェピ層内にｐ形領域３およ
びｎ形領域４を拡散で形成し、両者を横切ってＶ溝を形
成したものである。
第１図に示すように、ｎ形高濃度基板１に低濃度層２を
ェピタキシャル成長し、そのェピ層内にｐ形領域３およ
びｎ形領域４を拡散で形成し、両者を横切ってＶ溝を形
成したものである。
同図において５をゲート絶縁膜、電極６をゲート、電極
７をソース、チップ表面の電極９をドレィンとすれば、
主電流はソース４からＶ溝の表面に沿って流れ、Ｖ溝の
先端部付近から、ドレィン電極９へ達する。したがって
ドレィン電圧が高く、ドレィン近傍の電界強度が約３×
１びＶ′弧を越えると、なだれ増倍のため、ｎチャネル
素子では正孔電流が発生し、この電流はｐ領域３を通し
て、ソース電極７へ流れるため、ｐ領域の直列抵抗によ
り電位降下を生ずる。この電位降下はｎ領域４とｐ領域
３とのｐｎ接合を順バイアスする為、ｎ領域４から素子
電流が注入される。この注入された電流は、素子の主電
流と同様ドレィン近傍で増倍現象を越すという正帰還作
用のため、負性抵抗の発生、あるいは電流の急増加によ
る素子破壊を生ずる。
７をソース、チップ表面の電極９をドレィンとすれば、
主電流はソース４からＶ溝の表面に沿って流れ、Ｖ溝の
先端部付近から、ドレィン電極９へ達する。したがって
ドレィン電圧が高く、ドレィン近傍の電界強度が約３×
１びＶ′弧を越えると、なだれ増倍のため、ｎチャネル
素子では正孔電流が発生し、この電流はｐ領域３を通し
て、ソース電極７へ流れるため、ｐ領域の直列抵抗によ
り電位降下を生ずる。この電位降下はｎ領域４とｐ領域
３とのｐｎ接合を順バイアスする為、ｎ領域４から素子
電流が注入される。この注入された電流は、素子の主電
流と同様ドレィン近傍で増倍現象を越すという正帰還作
用のため、負性抵抗の発生、あるいは電流の急増加によ
る素子破壊を生ずる。
なお、第１図において、８は絶縁膜である。
（３’発明の目的本発明は上記欠点を改良する為になさ
れたものであり、高電界中の増倍現象に起因する負・性
抵抗および負性抵抗に付随する素子破壊を防止すること
を目的としている。
れたものであり、高電界中の増倍現象に起因する負・性
抵抗および負性抵抗に付随する素子破壊を防止すること
を目的としている。
｛４） 実施例
以下、本発明を実施例を参照して詳細に説明する。
第２図は本発明によるｎチャネル形ＭＯＳ形電界効果ト
ランジスタ（以下ＭＯＳ一ＦＥＴと略記する）の断面構
造である。この構造で特徴的なことは、ｐ形の高濃度層
１０をそう入していることである。以下実施例の製作工
程を、第３図ａ−ｃを用いて説明する。最初第３図ａに
示したようにＳｂドープのｎ形抵抗基板１に、不純物り
んを５×１び４ケ／塊含んだｎ形層２を、通常のェピタ
キシャル成長により９仏肌形成する。
ランジスタ（以下ＭＯＳ一ＦＥＴと略記する）の断面構
造である。この構造で特徴的なことは、ｐ形の高濃度層
１０をそう入していることである。以下実施例の製作工
程を、第３図ａ−ｃを用いて説明する。最初第３図ａに
示したようにＳｂドープのｎ形抵抗基板１に、不純物り
んを５×１び４ケ／塊含んだｎ形層２を、通常のェピタ
キシャル成長により９仏肌形成する。
次に不純物ボロンを１２００こＣ、４時間拡散しｐ領域
３を４Ａ肌の深さに形成する。この時同時にｐ形の高濃
度領域１０を３仏のの深さに形成する。次に第３図ｂに
示すように、通常のプレーナプロセスにより、高濃度の
ｎ形領域４を２〆仇の深さに拡散形成する。
３を４Ａ肌の深さに形成する。この時同時にｐ形の高濃
度領域１０を３仏のの深さに形成する。次に第３図ｂに
示すように、通常のプレーナプロセスにより、高濃度の
ｎ形領域４を２〆仇の深さに拡散形成する。
以上の工程は一般のバィポーラトランジスタの工程とし
て良く知られたものである。次に第３図ｃに示すように
、熱酸化膜８の一部分を除去し、４０％のＫＯＨ水溶液
中でシリコンの異万性エッチングを利用して、Ｖ字溝１
１を形成する。これは結晶軸＜１００＞のシリコン結晶
の本質的な性質であり、Ｖ溝の深さは熱酸化膜８の窓の
寸法で決まるという特徴がある。次にＶ溝表面に熱酸化
膜を約１５仇肌形成しその上に釘のゲート電極６を形成
すると同時にソースの電極も形成する。
て良く知られたものである。次に第３図ｃに示すように
、熱酸化膜８の一部分を除去し、４０％のＫＯＨ水溶液
中でシリコンの異万性エッチングを利用して、Ｖ字溝１
１を形成する。これは結晶軸＜１００＞のシリコン結晶
の本質的な性質であり、Ｖ溝の深さは熱酸化膜８の窓の
寸法で決まるという特徴がある。次にＶ溝表面に熱酸化
膜を約１５仇肌形成しその上に釘のゲート電極６を形成
すると同時にソースの電極も形成する。
これらの工程は通常のＭＯＳＦＥＴの工程では良く知ら
れている。こうして得られた素子の大きな特徴は、ｐ形
の高濃度領域１０があることで、その為に高ドレィン電
圧時には、ｎ形層２とｐ形層１０の境界で、しかも表面
付近の１４の電界極度が最も強くなるため、なだれ増倍
は１４付近で発生し、逆方向電流が急増して、ドレィン
電圧が制限される。従来の素子では表面付近でなだれ増
倍を生じないため、ドレィン電圧は、Ｖ溝の最先端部の
電界が十分強くなり、この点でなだれ増倍を生ずるまで
制限されない。
れている。こうして得られた素子の大きな特徴は、ｐ形
の高濃度領域１０があることで、その為に高ドレィン電
圧時には、ｎ形層２とｐ形層１０の境界で、しかも表面
付近の１４の電界極度が最も強くなるため、なだれ増倍
は１４付近で発生し、逆方向電流が急増して、ドレィン
電圧が制限される。従来の素子では表面付近でなだれ増
倍を生じないため、ドレィン電圧は、Ｖ溝の最先端部の
電界が十分強くなり、この点でなだれ増倍を生ずるまで
制限されない。
つまり最先端部のなだれ増倍がドレィン耐圧を制限して
いる。前述のように最先端部のなだれ増倍によって生じ
た正孔電流は、抵抗の高い領域３を通り、ソース電極へ
到達するため電位降下を生じ、その為負性抵抗の発生あ
るいは素子破壊の原因となる。しかし本発明の実施例で
は、なだれ増倍は表面付近の１４で発生するた０め、正
孔電流は、低抵抗層１０を通り、ソース電極に到達する
。したがって正孔電流による電圧降下も小さく、従来素
子のようにｎ形領域４とｐ形領域３が日頃バイアスされ
ることもなく、したがって負・性抵抗の発生や素子破壊
を防ことができる。第４図は本発明の他の実施例の断面
構造で、製造方法は、前記実施例と大部分の工程で同一
である。前記実施例と異っている点は、ｎ形高濃度層４
を拡散形成する時に、同時にドレィン領域２の表面にｎ
形高濃度層１２を形成し、ソース電極形成時に領域１２
に第４の電極１３を形成することである。この電極１３
の電位はドレィン電位と等しくなり、しかもフィールド
・プレートとして作用し、表面付近のｎｐ接合１５付近
の電界強度を助長する。したがって本実施例においても
、なだれ増倍はＶ溝の最先端部でなくて、表面付近で、
しかも最先端部から離れた場所で生じているため「前述
のように負性抵抗の発生あるいは素子破壊は生じなかっ
た。第５図は本発明の他の実施例による素子の断面構造
である。この素子の特徴は、ｐ形高濃度層１０とフィー
ルド・プレート１３の両者を具備していることで、なだ
れ増倍は、やはり表面付近の１６で生じている。したが
って貧性抵抗の発生あるいは素子破壊といった問題は生
じなかった。以上ここではｎチャネル素子を例にとって
述べたが、ｐチャネル素子においても全く同様である。
以上述べたように本発明によれば、従来の素子で問題と
なっていた負性抵抗の発生、あるいはなだれ増倍による
素子破壊等を防止することができ、その結果パワートラ
ンジスタで重要な安全動作領域を拡大することができる
。
いる。前述のように最先端部のなだれ増倍によって生じ
た正孔電流は、抵抗の高い領域３を通り、ソース電極へ
到達するため電位降下を生じ、その為負性抵抗の発生あ
るいは素子破壊の原因となる。しかし本発明の実施例で
は、なだれ増倍は表面付近の１４で発生するた０め、正
孔電流は、低抵抗層１０を通り、ソース電極に到達する
。したがって正孔電流による電圧降下も小さく、従来素
子のようにｎ形領域４とｐ形領域３が日頃バイアスされ
ることもなく、したがって負・性抵抗の発生や素子破壊
を防ことができる。第４図は本発明の他の実施例の断面
構造で、製造方法は、前記実施例と大部分の工程で同一
である。前記実施例と異っている点は、ｎ形高濃度層４
を拡散形成する時に、同時にドレィン領域２の表面にｎ
形高濃度層１２を形成し、ソース電極形成時に領域１２
に第４の電極１３を形成することである。この電極１３
の電位はドレィン電位と等しくなり、しかもフィールド
・プレートとして作用し、表面付近のｎｐ接合１５付近
の電界強度を助長する。したがって本実施例においても
、なだれ増倍はＶ溝の最先端部でなくて、表面付近で、
しかも最先端部から離れた場所で生じているため「前述
のように負性抵抗の発生あるいは素子破壊は生じなかっ
た。第５図は本発明の他の実施例による素子の断面構造
である。この素子の特徴は、ｐ形高濃度層１０とフィー
ルド・プレート１３の両者を具備していることで、なだ
れ増倍は、やはり表面付近の１６で生じている。したが
って貧性抵抗の発生あるいは素子破壊といった問題は生
じなかった。以上ここではｎチャネル素子を例にとって
述べたが、ｐチャネル素子においても全く同様である。
以上述べたように本発明によれば、従来の素子で問題と
なっていた負性抵抗の発生、あるいはなだれ増倍による
素子破壊等を防止することができ、その結果パワートラ
ンジスタで重要な安全動作領域を拡大することができる
。
第１図は従来のＶ溝を有する電界効果トランジスタの断
面構造を示す図、第２図、第３図は本発明の実施例によ
る素子の断面構造と、その製作工程を説明するための図
、第４図は本発明の他の実施例による素子の断面構造を
示す図、第５図は本発明の、さらに他の実施例による素
子の断面構造を示す図である。 多〆図 多え図 多４図 多〆図 多ク−図
面構造を示す図、第２図、第３図は本発明の実施例によ
る素子の断面構造と、その製作工程を説明するための図
、第４図は本発明の他の実施例による素子の断面構造を
示す図、第５図は本発明の、さらに他の実施例による素
子の断面構造を示す図である。 多〆図 多え図 多４図 多〆図 多ク−図
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の高濃度基板と、該基板上に設けられた
同導電型の低濃度領域と、該低濃度領域に設けられた第
２導電型の第１の領域と、 該第１の領域に設けられた
第１導電型の第２の領域と、 該第２の領域から上記第
１の領域を介して上記低濃度領域に達する溝と、 該溝
上に絶縁膜を介して設けられたゲート電極を有するＭＯ
Ｓ型電界効果トランジスタにおいて、 上記低濃度領域
に、上記第１の領域より高濃度の第２導電型の第３の領
域を、少なくともその一部は上記第１の領域に接すると
共に上記第１の領域よりも深く設けてなり、かつ上記低
濃度領域と上記第３の領域とで形成されるＰＮ接合部が
上記低濃度領域の表面に露出してなり、 上記第２の領
域をソース、 上記高濃度基板をドレインとして用いることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52123475A JPS605228B2 (ja) | 1977-10-17 | 1977-10-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52123475A JPS605228B2 (ja) | 1977-10-17 | 1977-10-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5457871A JPS5457871A (en) | 1979-05-10 |
| JPS605228B2 true JPS605228B2 (ja) | 1985-02-08 |
Family
ID=14861539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52123475A Expired JPS605228B2 (ja) | 1977-10-17 | 1977-10-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605228B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5553462A (en) * | 1978-10-13 | 1980-04-18 | Int Rectifier Corp | Mosfet element |
| US5191396B1 (en) * | 1978-10-13 | 1995-12-26 | Int Rectifier Corp | High power mosfet with low on-resistance and high breakdown voltage |
| US5072266A (en) | 1988-12-27 | 1991-12-10 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
| US5023196A (en) * | 1990-01-29 | 1991-06-11 | Motorola Inc. | Method for forming a MOSFET with substrate source contact |
| US5869371A (en) * | 1995-06-07 | 1999-02-09 | Stmicroelectronics, Inc. | Structure and process for reducing the on-resistance of mos-gated power devices |
-
1977
- 1977-10-17 JP JP52123475A patent/JPS605228B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5457871A (en) | 1979-05-10 |
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