DE102005055838B4 - Verfahren und Vorrichtung zum ermöglichen tiefliegender Halbleiterkontakte - Google Patents

Verfahren und Vorrichtung zum ermöglichen tiefliegender Halbleiterkontakte Download PDF

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Abstract

Verfahren zum Erzeugen einer Kontaktstelle (56) in einem Oberflächenbereich eines Halbleitermaterials einer Halbleiterstruktur, wobei der Oberflächenbereich mit einer einem ersten Ladungsträgertyp entsprechenden Dotierung versehen ist, mit folgenden Schritten:
Erzeugen einer Ausnehmung (50) im Oberflächenbereich des Halbleitermaterials bis zu einem Ausnehmungsboden in einer vorläufigen Ausnehmungstiefe in dem Halbleitermaterial;
Implantieren einer dem ersten Ladungsträgertyp entsprechenden Dotierung (52) in dem Ausnehmungsboden der Ausnehmung an der vorläufigen Ausnehmungstiefe;
Tempern der Halbleiterstruktur, um die Dotierung (52) auszudiffundieren; und
Vertiefen der Ausnehmung (54) bis zu einer gewünschten Ausnehmungstiefe, wobei der Ausnehmungsboden entfernt wird.

Description

  • Die vorliegende Erfindung befasst sich mit der Kontaktierung von Halbleitersubstraten und insbesondere mit einem Verfahren und einer Vorrichtung, die ein zuverlässiges und platzsparendes Kontaktieren eines Halbleitersubstrates erlauben.
  • Zunehmende Integrationsdichten auf Halbleitern bringen es mit sich, dass Kontaktbereiche, die zum zuverlässigen leitfähigen Kontaktieren eines Halbleitersubstrats mit einer Metallisierung erforderlich sind, immer weiter verkleinert werden müssen. Die Kontakte werden dabei typischerweise aus einem hochdotierten Halbleiterbereich gebildet, um einen geringen Übergangswiderstand zu erzielen. Die zunehmende Miniaturisierung schafft dabei zusätzlich das Problem, dass die Kontaktgebiete mit anderen funktionalen Bereichen des Halbleiters räumlich so nahe beisammen liegen, dass sich die unterschiedlichen Dotierungsprofile bzw. -Konzentrationen gegenseitig nachteilig beeinflussen können.
  • Besonders hohe Anforderungen an die Kontakteigenschaften bzw. deren räumliche Integration werden dabei beispielsweise bei der Entwicklung von neuen Generationen von DMOS Leistungstransistoren gestellt. Der Fokus bei der Entwicklung neuer Transistorengenerationen liegt dabei auf der Verringerung des spezifischen Einschaltwiderstands RON·A, um somit die Verlustleistung im eingeschalteten Zustand auf möglichst minimale Werte zu reduzieren. Dies lässt sich durch eine Verringerung der Strukturgrößen (Shrink) erreichen, womit selbstverständlich auch die Kontaktgrößen weiter reduziert werden. Wird als Designziel ein niedriger Einschaltwiderstand RON vorgegeben, wird dabei nicht nur die geometrische Ausdehnung der Kontakte durch einen generellen Shrink geringer, darüber hinaus steigen die Anforderungen an die Qualität bzw. Eigen schaften der Kontakte extrem an, da diese einen insgesamt höheren Anteil am Gesamtwiderstand des Transistors haben, wenn sich der Anteil des Halbleitermaterials am Widerstand verringert. Durch immer kleinere Kontakte müssen also hohe Ströme fließen, wobei der spezifische Kontaktwiderstand in den Gesamtwiderstand (Zellwiderstand) stärker eingeht.
  • Um die hohen Anforderungen an die Kontaktbereiche in Halbleitersubstraten zu illustrieren, soll im Folgenden anhand der 7 und 8 eine beispielhafte Implementierung eines modernen Leistungstransistors beschrieben werden, anhand derer die der vorliegenden Erfindung zugrunde liegenden Probleme näher erläutert werden.
  • Die 7 zeigt eine dreidimensionale Prinzipskizze eines Leistungstransistors der aus mehreren identischen Funktionselementen besteht, die in einem Halbleitersubstrat angeordnet sind.
  • Der Leistungstransistor weist einen Sourcebereich 2 im Halbleitersubstrat, einen Body-Bereich 4, einen Driftbereich 6 und Gate-Elektroden 8a und 8b auf. Der Transistortyp, also die Dotierung der einzelnen Bereiche, sind für das prinzipielle Verständnis nicht erforderlich, sie werden daher ebenso wie die an die Anschlüsse gelegten Potentiale im Folgenden nicht beschrieben. Im eingeschalteten Zustand, bilden sich in dem unmittelbar an die Gate-Elektroden 8a und 8b angrenzenden Body-Bereich 4 leitfähige Kanäle, deren räumliche Ausdehnung durch den schraffierten Bereich 10 angedeutet ist. Dabei erfolgt der Stromfluss durch den Transistor senkrecht durch das Halbleitersubstrat, weswegen dieses an seiner Oberseite mit einem Sourceanschluss 12 und an seiner Unterseite mit einem Drainanschluss 14 zu versehen ist. Durch die vertikale Ausrichtung des Transistors lässt sich die zu schaltende Gesamtstromstärke vorteilhaft dadurch erhöhen, dass die einzelnen identischen Transistorzellen, in deren Zentren sich die in Gräben (Trenches) 16a und 16b angeordneten Gate-Elektroden befinden, in größerer räumlicher Nähe zueinander angeordnet werden, so dass sich pro Chipfläche mehr leitendes Kanalgebiet ergibt.
  • Ein Problem besteht dabei bei der erforderlichen elektrischen Kontaktierung des Sourcebereichs 2 und des Body-Bereichs 4. Dazu ist zunächst zu bemerken, dass für das wunschgemäße Erzeugen eines elektrischen Kontakts mit geringem Kontaktwiderstand zwischen einer Metallisierung und einem Halbleiter ein den Kontakt bildender Halbleiterbereich erforderlich ist, der eine hohe Ladungsträgerkonzentration aufweist, der also hoch dotiert ist. Ein Kontaktieren des Sourcebereichs in 7 ist von oben prinzipiell möglich, jedoch muss der Body-Bereich 4 aus geometrischen Gründen mit einer zusätzlichen Struktur kontaktiert werden, die das Kontaktieren innerhalb des Halbleitersubstrats ermöglicht.
  • Bei Leistungstransistoren wird der Source- und Body-Kontakt häufig durch einen Grabenkontakt realisiert, wie er in der zweidimensionalen Darstellung des Leistungstransistors in 8 zusätzlich dargestellt ist.
  • 8 zeigt dabei zusätzlich zu den bereits in 7 gezeigten Komponenten einen Grabenbereich 20, der von der Oberfläche bis in den Body-Bereich des Halbleitersubstrats reicht, so dass prinzipiell ein Kontaktieren des Body-Bereichs möglich ist. Die hochdotierten Kontaktbereiche sind in 8 durch die dunkel hervorgehobenen Bereiche dargestellt, dabei wird der Body-Bereich 4 über ein im Grabenboden implantiertes, hochdotiertes Gebiet 22 kontaktiert, während die Sourcebereiche über hochdotierte Gebiete 24a und 24b im oberen Bereich des Grabens 20 kontaktiert werden können.
  • Prinzipiell sind Kontaktierungen des Sourcebereichs auch von der Oberfläche des Halbleitersubstrats aus möglich, in der Praxis sind die Integrationsdichten jedoch so hoch, dass zwischen Kontaktgraben 20 und Trench 16a bzw. 16b an der Oberfläche kein Platz mehr zur Verfügung steht, da die Gräben 16a und 16b räumlich in unmittelbarer Nähe zum Kontaktgraben 22 angeordnet sind. Eine Kontaktierung des Sourcebereichs über die Innenseiten des Kontaktgrabens löst dieses Problem, wie es die hochdotierten Sourcegebiete 24a und 24b zeigen. Beim Leistungstransistor wird der Source- und Body-Kontakt also häufig durch einen Grabenkontakt realisiert, bei dem der Source-Kontakt an der Seitenwand und der Body-Kontakt am Grabenboden ausgebildet wird. Dabei wird der Kontaktwiderstand des Source-Seitenwandanschlusskontakts durch die Dotierung der Source-Schicht bestimmt, wobei der Kontaktwiderstand umso niederohmiger ist, je höher die Schicht dotiert ist.
  • Aufgrund der hohen Integrationsdichte müssen die für einen guten Kontaktwiderstand nötigen hohen Dotierkonzentrationen extreme Gradienten innerhalb des Halbleitersubstrats aufweisen, da die hohen Dotierkonzentrationen sonst die in nur minimalem räumlichen Abstand befindlichen anderen Transistorbereiche negativ beeinflussen können. Bei der Herstellung der Source muss also ein Kompromiss bezüglich der Transistoreigenschaften (Lage des Kanals oder p-n-Übergangs, welcher die Durchbruchseigenschaften definiert, Eigenschaften der Body-Diode, Source-Schichtwiderstand, Bipolar-Verstärkung, Avalanche-Robustheit, Seitenwand-Implantation) und den optimalen Voraussetzungen für einen guten n-Kontakt gefunden werden.
  • Bislang wird die Source-Implantation (Belegung) im Allgemeinen vor einer Grabenätzung durchgeführt. Dies führt dazu, dass das Sourceprofil, also die Konzentration der Dotierung, mit zunehmender Tiefe mehr und mehr verarmt, der spezifische Übergangswiderstand also entlang der Seitenwand bei tieferen Gräben immer schlechter wird. Dies ist besonders dann problematisch, wenn die obere Source-Schicht während des Herstellungsprozesses komplett entfernt wird, wie es z. B. durch prozessbedingte Oxidationen oder Ätzvorgänge (Reinigen) oftmals bewusst in Kauf genommen wird. Der Body-Kontakt im Grabenboden wird in der Regel mit einem zweiten Dotierstoff durch eine Kontakt-Implantation nach dem Graben-Ätzen durchgeführt. Dadurch wird unweigerlich auch eine verunreinigende Dotierung in die Grabenseitenwand eingebracht bzw. implantiert, was die Qualität eines Seitenwandkontaktes durch Teilkompensation weiter verringert.
  • Die U.S.-Patentanmeldung 2003/0186507 A1 beschreibt ein Verfahren, bei dem bei Leistungstransistoren eine Kontaktierung des Source und des Body-Bereichs dadurch ermöglicht wird, dass zunächst von der Oberfläche ein Sourcegebiet mit hoher Konzentration dotiert wird, woraufhin ein Graben durch das hochdotierte Sourcegebiet bis in das Body-Gebiet geschaffen wird, so dass daraufhin durch senkrechte Implantation am Grabenboden ein hochdotiertes Gebiet erzeugt werden kann, das ein Kontaktieren mit geringem Kontaktwiderstand ermöglicht. Das Verfahren basiert dabei darauf, dass an der Oberfläche des Halbleitersubstrats der zunächst stark dotierte Sourcebereich eine höhere geometrische Ausdehnung aufweist als der Graben, so dass nach der Bildung des Grabens an der Oberfläche des Halbleitersubstrats noch hochdotierte Gebiete als mögliche Anschlusspunkte zur Verfügung stehen. Dies hat den Nachteil, dass die geometrische Integrationsdichte dadurch limitiert ist, dass zwischen zwei benachbarten Transistorgräben eine Oberfläche zur Verfügung steht, die groß genug ist, um ein hochdotiertes Sourcegebiet zu ermöglichen, welches wiederum groß genug sein muss, um zusätzlich das Ätzen eines Kontaktgrabens zu ermöglichen, der große Teile des hochdotierten Sourcegebietes wieder entfernt.
  • Eine andere Möglichkeit, auf engem Raum zwei unterschiedliche Dotierungstypen im Kontaktgraben anzubringen, besteht darin, die zu dotierende Fläche des Grabens (Seitenwand oder Boden) zunächst mit einer Dotierquelle zu belegen bzw. zu beschichten, und dann den Dotierstoff durch Ausdiffundieren in die Halbleiterstruktur zu übertragen. Dabei sind jedoch die Dotierstoffquellen meist sehr hoch dotiert, wodurch eine Ausdiffusion sehr schnell und sehr weitreichend ist, was bei den minimalen auftretenden räumlichen Abständen nur bedingt geeignet ist. Darüber hinaus unterliegt das Ausdiffundieren aus Dotierstoffquellen starken Prozessschwankungen, so dass das Bestimmen eines geeigneten Prozessfensters für eine stabile Fertigung nur schwer möglich ist. Darüber hinaus wird durch einen solchen Prozess entlang der zu dotierenden Seitenwand ein nahezu konstantes, tiefenunabhängiges Dotierungsprofil erzeugt, was bei der Transistorfertigung nachteilig ist, da dadurch zwangsläufig der Kanalbereich des Transistors ebenfalls betroffen wird und dessen Eigenschaften durch die Kontamination mit Dotierungen des falschen Ladungsträgertyps verschlechtert werden.
  • Darüber hinaus ist im Stand der Technik ein 2-stufiger Kontaktgrabenätzungsprozess bekannt, bei dem die Dotierstoffkonzentration für den Source-Kontakt (beispielsweise ein n+-Kontakt) mittels getilteter, also geneigter, Seitenwandimplantation in einen Kontaktgraben eingebracht wird. Dadurch wird jedoch ebenfalls eine homogene Verteilung der Dotierstoffkonzentration entlang der Grabenseitenwand erzeugt, was die bereits geschilderten Nachteile mit sich bringt. Darüber hinaus ist die Prozesseffizienz bei getilteter Seitenwandimplantation nicht optimal, da zum einen durch die Tilt-Implantation nur ein geringer Teil der Implantationsdosis effektiv in die Seitenwand hineinkommt (hochdosige Hochstromimplanter haben häufig nur Tilts bis ca. 10° zur Verfügung). Zum anderen werden im weiteren Prozessverlauf durch zwingend notwendige Reinigungsschritte einige 10 nm Silizium von der Grabenkontaktseitenwand abgetragen, in denen der größte Teil der implantierten Dosis akkumuliert ist. Somit wird durch diese Prozessschritte der größte Teil der wunschgemäßen Dotierstoffe wieder entfernt.
  • Die europäische Patentanmeldung EP 0654173 B1 befasst sich mit einem Verfahren zur Herstellung eines Leistungshalbleiters, welcher beispielsweise ein MOSFET oder ein IGBT sein kann. Dabei wird ein ursprünglich P-dotierter Bereich mittels einer Hochdosis-Implantation in einen N-Bereich umdotiert, um einen Source-Bereich eines Transistor zu bilden.
  • Die US Patentanmeldung 2002/0008284 A1 befasst sich mit einem Verfahren zur Herstellung eines Leistungs-MOSFETs bzw. mit dem hergestellten Halbleiter selbst. Dabei wird zunächst eine dielektrische Schicht (Oxid) entfernt, so dass das Halbleitermaterial freigelegt wird und die Oberfläche desselben in etwa Plan ist. Auf das Planarisieren folgt das Implantieren einer hohen N-Konzentration in einem Bereich 26 eines P-dotierten Bereichs, um durch Umdotierung einen Source-Bereich zu bilden.
  • Die deutsche Patentanmeldung DE 10 2004 009 083 A1 zeigt, dass ein geeigneter Body-Kontakt im Body-Bereich 12 eines Leistungstransistors dadurch gebildet werden kann, dass ein Graben bis in den Body-Bereich geätzt wird, woraufhin eine Hochdosis-Implantation im am Grabenboden erfolgt.
  • Die europäisch Patentanmeldung EP 0440394 A2 beschreibt eine MOSFET-Struktur mit vergrabenem Gate-Kontakt und einem vergrabenen Kurzschluss zwischen dem Source- und dem Body-Bereich eines MOSFETs.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, ein Konzept zu schaffen, mit dem ein zuverlässiges und niederohmiges Kontaktieren eines Halbleitersubstrats innerhalb eines Kontaktgrabens effizienter und kontrollierbarer möglich wird.
  • Diese Aufgabe wird durch ein Verfahren nach Patentanspruch 1 und durch eine Halbleiterstruktur nach Patentanspruch 11 gelöst.
  • Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, dass eine hochdotierte Kontaktstelle in einer Ausnehmung im Oberflächenbereich einer Halbleiterstruktur effizient und platzsparend mit einem Verfahren erzeugt werden kann, bei dem zunächst eine Ausnehmung im Oberflächenbereich bis zu einer vorläufigen Ausnehmungstiefe erzeugt wird und bei dem dann eine Dotierung in den Grabenboden implantiert wird, wobei daran anschließend die Dotierung durch Tempern der Halbleiterstruktur ausdiffundiert wird, so dass nach dem Vertiefen der Ausnehmung bis zu einer gewünschten Ausnehmungstiefe an einer der vorläufigen Ausnehmungstiefe entsprechenden Position entlang der Grabenseitenwand ein Maximum der Dotierstoffkonzentration vorliegt, welches ein Kontaktieren mit niedrigem Kontaktwiderstand ermöglicht.
  • Dieses 2-stufige Kontaktgrabenätzen hat den großen Vorteil, dass die maximale Dotierstoffkonzentration nicht an der Oberfläche der Halbleiterstruktur befindlich ist, wo sie durch weitere Prozessschritte wie Ätzen, abgetragen werden kann.
  • Ein weiterer großer Vorteil ist, dass die einstellbare Lokalisierung des Dotierungsmaximums dazu beiträgt, die Halbleiterstrukturen, die mittels des erfindungsgemäßen Verfahrens kontaktiert werden sollen, nicht in ihrer Funktionsweise zu beeinträchtigen. Beispielsweise befinden sich die für die Funktionsweisen eines Transistors relevanten Halbleiterbereiche bzw. p-n-Übergänge bei realen Implementierungen in unmittelbarer Nähe der Kontakte, wie es anhand von 8 zu sehen ist. Bei herkömmlichen Verfahren, bei denen entweder entlang der gesamten Grabenseitenwand durch getiltete Implantation bzw. durch Belegungsprozesse ein im Wesentlichen homogenes Dotierungsprofil erreicht wird, werden die Eigenschaften des angrenzenden Transistors durch die Kontaktierung verändert, was mit dem erfindungsgemäßen Verfahren vermieden werden kann.
  • Der Kern der Erfindung liegt also im Einbringen eines hochkonzentrierten Dotierstoffmaximums eines ersten Dotierstofftyps (hier n+) entlang einer Kontaktgrabenseitenwand in einer signifikanten, von der Oberfläche entfernten großen Tiefe zur Erreichung eines sehr guten n+-Kontaktes. Zusätzlich kann davon abgesetzt in noch größere Entfernung zur Oberfläche ein weiteres Dotierstoffmaximum des zweiten Dotierstofftyps (beispielsweise p+) entlang der Kontaktgrabenseitenwand und/oder im Kontaktgrabenbodenbereich zur gleichzeitigen Erreichung eines sehr guten zweiten (p+) Kontaktes ausgebildet werden.
  • Bei einem Ausführungsbeispiel der vorliegenden Erfindung wird ein Leistungstransistor, der senkrecht zur Halbleiteroberfläche angeordnet ist und dessen Gate-Elektrode in einem Graben befindlich ist, mittels des erfindungsgemäßen Verfahrens elektrisch kontaktiert. Durch die hohen Integrationsdichten moderner Leistungsbauelemente befinden sich dabei die Gräben („Trenches") in unmittelbarer räumlicher Nähe zu den Kontaktgräben, so dass eine starke Lokalisierung der hochdotierten Kontaktbereiche im Kontaktgraben besonders wichtig ist, um die Transistoreigenschaften durch die Ausdiffusion nicht negativ zu beeinflussen. Daher wird zur Kontaktierung des Sourcebereiches zunächst parallel zur Grabenseitenwand des Transistors ein Teil eines Kontaktgrabens erzeugt, was beispielsweise durch Plasmaätzen geschehen kann. Um den Sourcebereich des Transistors elektrisch kontaktieren zu können, wird daraufhin in den Boden des Grabenstücks, der sich innerhalb des Sourcebereichs des Transistors befindet, eine hohe Dotierstoffkonzentration eingebracht, die dem Dotierstofftyp des Sourcebereichs des Transistors entspricht. Daran anschließend wird mittels einer Temperung die Dotierung in das Halbleitersubstrat hinein ausdiffundiert, wobei diese insbesondere auch in das Sourcegebiet, das sich zwischen dem Transistorgraben und dem Kontaktgraben befindet, diffundiert. Die Parameter der Temperung, also der Temperaturverlauf und das Zeitfenster können dabei so angepasst werden, dass das Gebiet, in den der Dotierstoff ausdiffundiert wird, eine wunschgemäße geometrische Ausdehnung aufweist.
  • Daran anschließend wird der Kontaktgraben bis zu seiner endgültigen Tiefe geätzt, die sich innerhalb des Body-Bereichs des Transistors befindet, da über den Kontaktgraben zusätzlich der Body-Bereich des Transistors kontaktiert werden soll. Dazu wird zusätzlich in den Boden des Kontaktgrabens mittels hochdosiger niederenergetischer Kontaktimplantation eine hohe Konzentration des Dotierstofftyps des Body-Bereiches eingebracht, die mittels einer nachfolgenden schnellen Temperung aktiviert wird.
  • Es ist somit mit dem erfindungsgemäßen Verfahren möglich, den Source- und den Body-Bereich eines Leistungshalbleiters mit Kontakten geringen Kontaktwiderstands zu versehen, wobei der Vorteil insbesondere darin liegt, dass der Source-Kontakt des Halbleitersubstrats seine maximale Leitfähigkeit in einer signifikanten, durch die Prozessschritte wählbaren Tiefe aufweist.
  • Bei der Anwendung des erfindungsgemäßen Verfahrens zum Erzeugen von Kontaktstellen wird eine Halbleiterstruktur erzeugt, die entlang einer Kontaktgrabenseitenwand ein ausgeprägtes Dotierstoffmaximum in einer relevanten Tiefe und signifikant von der Oberfläche entfernt aufweist, welches zusätzlich relevant hoch dotiert ist, um einen sehr guten Kontakt herzustellen. In diesem Kontext bedeutet eine relevante Tiefe bzw. signifikant von der Oberfläche entfernt eine Tiefe von mindestens 300 nm, bevorzugt sogar mindestens 500 nm und als Zielbereich durchaus 500 – 1.200 nm. Die relevante hohe Dotierung bedeutet hier größer 5e19/cm3, bevorzugt sogar 7e19/cm3 und als Zielbereich 7e19 – einige e20/cm3, daraus folgt für die Implantationsdosis ein Bereich von 5e15 – einige e16/cm2.
  • Die hier genannten Anforderungen können mittels herkömmlicher Implantationen nicht geleistet werden, da entweder zur hohen Dosis ein Hochstromimplanter benötigt wird, der jedoch die hohen Energien zur Erreichung der großen Tiefen nicht leistet oder umgekehrt ein Hochenergie-Implanter nicht die hohen Dosen in sinnvoller Prozesszeit erreichen kann. Somit bietet sich das hier beschriebene erfindungsgemäße Verfahren an: Es wird anstelle der HE-Implantation zuerst ein erster Teil des Kontaktgrabens geätzt, bis fast in die gewünschte Eindringtiefe des Dotierstoffmaximums, anschließend eine hochdosige niederenergetische n+-Kontaktimplantation in den Grabenboden eingebracht, daran angekoppelt wird mit einer Temperung die hohe n+-Dosis im benachbarten Mesagebiet seitlich ausgetrieben. Anschließend wird der Kontaktgraben bis in seine Zieltiefe weitergeätzt, um letztlich dort die hochdosige niederenergetische p+-Kontaktimplantation in den Grabenboden hinein mit nachfolgender RTP zur Erreichung eines sehr guten p+-Kontaktes durchzuführen.
  • Bei einem weiteren Ausführungsbeispiel der vorliegenden Erfindung wird der erste Teil der Grabenätzung des Kontaktgrabens als Plasmaätzung und der zweite Teil mittels KOH durchgeführt. Bei der KOH-Ätzung hängt die Tiefe des durch Ätzen entfernten Halbleiterbereiches von der Breite des Kontaktgrabens ab, da durch den Ätzvorgang ein trichterförmiger durch Ätzen entfernter Bereich entsteht, bei dem die Seitenwände des Grabens in etwa einen 135° Winkel zur Grabenseitenwand bilden. Die Tiefe einer mittels KOH-Ätzung erzeugten Struktur ist also im Wesentlichen selbstjustierend und von der Breite des Kontaktgrabens abhängig. Durch die Ätzung ergibt sich in der Querschnittsansicht des Kontaktgrabens eine nach unten zeigende, spitz zulaufende Pfeilform. Der Vorteil bei diesem Ausführungsbeispiel der vorliegenden Erfindung ist, dass der Body-Kontakt (p+) großflächiger und damit im Hochstromfall günstiger ist und dass sich darüber hinaus die Tiefe der KOH-Spitze quasi selbst justiert zur Kontaktgrabenbreite aus der ersten Plasmaätzung ergibt, sodass insgesamt weniger Streuungen der Gesamt-Kontaktgrabentiefe auftreten, als dies beispielsweise bei einer 2-stufigen Standardgrabenätzung der Fall wäre.
  • Bei einem weiteren Ausführungsbeispiel der vorliegenden Erfindung wird beim Herstellen eines Leistungstransistors, der mittels des erfindungsgemäßen Verfahrens kontaktiert wird, das Source-Gebiet 2-stufig ausgebildet. Dabei wird zunächst ein niedrig dotiertes Source-Gebiet von der Oberfläche her vor Beginn der Kontaktgrabenätzung implantiert und ausdiffundiert. Dabei kann das Dotierstoffmaximum auch an der Oberfläche des Halbleitersubstrats liegen, wobei dieses wesentlich niedriger dotiert ist als das Sourceanschlussgebiet und wobei es darüber hinaus weiter als dieses ausdiffundiert wird. Danach erfolgt die Bildung des Kontaktgrabens wie oben beschrieben. Der Source-Body p-n-Übergang wird somit durch das niedrig dotierte Source-Gebiet definiert und ist im Wesentlichen unabhängig von der Grabenätzung.
  • Auf die 2-stufige Ausgestaltung kann prinzipiell auch verzichtet werden, wobei dann das Source-Gebiet des Leistungstransistors durch das ausdiffundierte Material, das während des ersten Schritts der Grabenätzung in den Grabenboden implantiert wurde, gebildet wird. Dabei hängt jedoch die Lage des p-n-Überganges sowie die Kanallänge und die Einsatzspannung des DMOS (Double diffused MOS) Transistors von der Tiefe der Grabenätzung ab, was durch das 2-stufige Ausdiffundieren des Source-Bereichs vermieden wird.
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen detailliert erläutert. Es zeigen:
  • 1 Den Ablauf des erfindungsgemäßen Verfahrens;
  • 2a und 2b Eine schematische Darstellung des Kontak tierverfahrens am Beispiel eines Leistungstransistors;
  • 3 Ein modifiziertes Verfahren mit 2-stufiger Bildung eines Source-Bereichs;
  • 4 Eine Darstellung eines alternativen Verfahrensschritts;
  • 5a bis 5c Die Dotierstoffkonzentrationen beim Kontaktieren eines Leistungstransistors mittels des erfindungsgemäßen Verfahrens;
  • 6 Eine eindimensionale Projektion der Dotierstoffkonzentration des Beispiels von 5c;
  • 7 dreidimensionale Prinzipskizze eines Halbleiterleistungsschalters; und
  • 8 zweidimensionale Skizze eines Halbleiterleistungsschalters.
  • 1 zeigt eine schematische Darstellung der Schritte, die gemäß des erfindungsgemäßen Verfahrens zum Erzeugen von tiefliegenden Kontaktstellen in einer Halbleiterstruktur notwendig sind.
  • Dabei wird zunächst in der Halbleiterstruktur im ersten Ätzschritt 30 ein Teilstück eines Kontaktgrabens erzeugt, wobei der Boden des Teilstücks innerhalb des Bereichs des Halbleitermaterials befindlich sein muss, das mittels des Kontaktgrabens kontaktiert werden soll.
  • Im Implantationsschritt 32 wird daraufhin eine hohe Dotierstoffkonzentration des gewünschten Dotiermaterials in den Grabenboden eingebracht.
  • Nach erfolgreichem Implantieren wird in einem Temperschritt 34 die eingebrachte Dotierung ausdiffundiert, so dass diese vom unmittelbaren Bodenbereich sowohl in Richtung der Verlängerung des Grabens als auch seitlich zum Graben ausdiffundiert wird. Die Reichweite der Diffusion und der sich somit einstellende Gradient der Dotierstoffkonzentration im Halbleitermaterial lässt sich durch die Parameter der Temperung geeignet einstellen.
  • Nach erfolgter Temperung wird in einem zweiten Ätzschritt 36 der Graben bis zu einer Zieltiefe fertig geätzt, wobei der hochdotierte Bereich im Grabenboden entfernt wird, so dass sich die maximale Dotierstoffkonzentration nunmehr an der Seitenwand des Kontaktgrabens im Wesentlichen an der Position befindet, an der nach dem ersten Ätzschritt 30 der Grabenboden befindlich war.
  • Durch das beschriebene Verfahren wird es also möglich, einen hochleitfähigen, d. h. hochdotierten Halbleiterkontakt innerhalb eines Grabens an einer Position anzuordnen, die signifikant von der Oberfläche entfernt ist, wobei darüber hinaus die Möglichkeit besteht, am Grabenboden des fertiggestellten Grabens eine weitere Kontaktierung anzubringen, um dadurch einen weiteren Bereich eines Halbleiterbauelements elektrisch zu kontaktieren.
  • Die 2a und 2b zeigen schematisch das erfindungsgemäße Verfahren zum Herstellen eines Kontaktes im Halbleitersubstrat am Beispiel eines Leistungstransistors, der vertikal im Halbleitersubstrat angeordnet ist. Der Leistungstransistor weist dabei einen Source-Bereich 40 und einen Drain-Bereich 42 des selben Dotierstofftyps auf. Zwischen Source-Bereich 40 und Drain-Bereich 42 befindet sich ein Body-Bereich 44, innerhalb dessen sich im eingeschalteten Zustand des Transistors der leitfähige Kanal ausbildet. Eine Gate-Elektrode 46 steuert den Transistor, wobei die Gate-Elektrode 46 innerhalb eines Grabens („Trenches") 48 angeordnet ist, der das Halbleitersubstrat in vertikaler Richtung durchzieht. Der Graben 48 ist notwendig, um die Gate-Elektrode 46 in der Nähe des Body-Bereichs 44 anordnen zu können, wenn der Transistor in vertikaler Richtung im Halbleitersubstrat angeordnet ist.
  • 2 zeigt die Situation nach dem der Graben bereits teilweise erzeugt ist, ein Grabenabschnitt 50 also bereits in den Source-Bereich 40 des Halbleitersubstrats geätzt wurde. Darüber hinaus ist in der in 2a gezeigten Situation bereits eine Implantation einer dem Source-Bereich entsprechenden Dotierung in den Source-Bereich erfolgt, wobei sich die Dotierung unterhalb des Grabenbodens im Dotierbereich 52 befindet. Dabei ist die Tiefe des Grabenabschnitts 50 so zu wählen, dass sich das Maximum des Dotierbereichs 52, bzw. der Bereich, der mit einer Dotierung versehen wurde, möglichst vollständig innerhalb des Source-Bereichs 40 befindet.
  • Die 2b zeigt die Situation nach dem Fertigstellen des Grabens, d. h. nachdem der Dotierbereich 52 von 2a durch Temperung ausdiffundiert wurde und nachdem der Grabenabschnitt 50 zu einem Kontaktgraben 54 fertig geätzt wurde. Der Dotierbereich 52 aus 2a wurde durch das Fertig-Ätzen unterhalb des Grabens vollständig entfernt, jedoch verbleibt eine hohe Konzentration der Dotierung als Kontaktbereich 56 an der Grabenseitenwand, der sich an der ursprünglichen Position des Bodens des Grabenabschnitts 50 befindet.
  • Somit ist es durch das erfindungsgemäße Verfahren möglich, hochleitfähige, tiefliegende Kontakte in einem Halbleitersubstrat herzustellen, wobei insbesondere erreicht werden kann, dass der hochdotierte Bereich stark lokalisiert ist, dieser also nicht die Transistoreigenschaften durch Beeinflussung des pn-Übergangs zwischen dem Source-Bereich 40 und dem Body-Bereich 44 beeinflusst.
  • Wie es anhand der 2a und 2b nicht dargestellt ist, kann darüber hinaus nach Fertigstellen des Kontaktgrabens 54 in dessen Grabenboden, also im Body-Bereich, durch Kontaktimplantation eine weitere hochdotierte Kontaktschicht implantiert werden, um darüber den Body-Bereich des Transistors zu kontaktieren. Es ist darüber hinaus zu bemerken, dass im Fall des Leistungstransistors, wie er in 2a und 2b gezeigt ist, die für die Funktion des Transistors notwendigen Dotierungen des Source- und des Body-Bereichs sogar ausschließlich über das erfindungsgemäße Kontaktierverfahren eingebracht werden können, wobei sowohl die Source-Implantation als auch die darauffolgende Body-Implantation dann geeignet auszudiffundieren sind, so dass sich der p-n-Übergang zwischen Source und Body durch die ausdiffundierten Dotierungen der Kontaktbereiche selbst ergibt.
  • Dadurch wird jedoch die Lage des pn-Überganges, sowie die Kanallänge und die Einsatzspannung des DMOS-Transistors von der Tiefe der Graben-Ätzung abhängig. Dies lässt sich jedoch dann umgehen, wenn das Source-Gebiet 2-stufig gebildet wird, wie es in 3 dargestellt ist. Dazu wird zunächst in das Source-Gebiet ein niedrig-dotiertes Gebiet 60 implantiert, was mittels eines Hochenergie-Implanters, der jedoch nur eine geringe Dosis liefern kann, sogar bereits vor der Ausbildung des Kontaktgrabens möglich ist. Nun erfolgt das Herausätzen des ersten Teilabschnittes des Kontaktgrabens. Danach wird das hochdotierte Gebiet 62 implantiert, dessen Dotierungsmaximum näher an der Oberfläche des Grabens befindlich ist, so wie es in 3 zu sehen ist. Ein anschließendes Tempern des Halbleiterbauelements hat dann den Effekt, dass sowohl ein hochdotierter Kontaktbereich innerhalb des Source-Bereichs 40 durch das Ausdiffundieren des hochdotierten Gebietes gebildet wird, als auch, dass die Lage des p-n-Überganges zwischen Source-Bereich und Body-Bereich durch das Ausdiffundieren des niedrig-dotierten Gebietes 60 bestimmt wird. Ein 2-stufiges Implantieren des Source-Bereichs mittels eines Hochenergie-Implanters, bei dem das Maximum der Dotierstoffkonzentration genau einstellbar ist, hat also den Vorteil, dass die Lage des pn-Übergangs nicht mehr durch die Tiefe der Grabenätzung bestimmt ist, jedoch trotzdem ein niedrigohmiger Anschlusskontakt erfindungsgemäß auf vorteilhafte Art und Weise in einer signifikanten Tiefe im Halbleitersubstrat hergestellt werden kann.
  • 4 zeigt ein Ausführungsbeispiel der vorliegenden Erfindung, bei der im Schritt des Fertigstellens des Grabens eine selbstjustierende Ätzung, wie beispielsweise die KOH-Ätzung zum Einsatz kommt. Dies hat den Vorteil einer erhöhten Prozessgenauigkeit, da das erzielte Ätzergebnis im Wesentlichen von der Breite des ursprünglichen Grabenabschnitts abhängt, wenn das Ätzen einen im Wesentlichen trichterförmigen Spitzenbereich 64 des Kontaktgrabens 54 ergibt. Dadurch kann der Body-Kontakt großflächiger ausgelegt werden, was insbesondere im Hochstromfall günstig ist. Darüber hinaus wird die Prozessgenauigkeit durch die Selbstjustage des KOH-Ätzprozesses verbessert.
  • 5a–5c zeigen zweidimensionale Dotierungsprofile, wie sie während dem Verfahren zum Erzeugen von Kontaktstellen auftreten, das hier beispielhaft für das Kontaktieren des Source- und Body-Bereichs eines vertikalen Leistungstransistors mit p-dotiertem Kanalbereich gezeigt ist.
  • 5a bis 5c zeigen dabei aus Symmetriegründen lediglich eine halbe Zelle eines Leistungstransistors, wie er beispielsweise in 8 beschrieben ist. Die Figuren zeigen dabei in drei Abbildungen die Situation, wie sie sich nach Durchführung bestimmter Prozessschritte ergeben.
  • In 5a ist dabei eine Konfiguration gezeigt, wie sie sich nach dem teilweisen Erzeugen des Kontaktgrabens und dem Ausdiffundieren der ersten Implantation ergibt. 5b zeigt die Situation nach dem Fertigstellen des Kontaktgrabens und dem Implantieren des zweiten Dotierstofftyps in den Grabenboden, wohingegen in 5c die Dotierstoffkonzentrationen am fertig-prozessierten Leistungstransistor gezeigt sind. Die 5a–5c zeigen dabei jeweils auf ihrer linken Seite einen Halbleiterbereich 70, in den die n- bzw. die p-Dotierungen einzubringen sind, und der die n-p-n-Konfiguration des fertigen Transistors gebildet wird. In einem Graben- oder Trench-Bereich 72 ist eine Gate-Elektrode 74 dargestellt, die sich innerhalb des mit einem elektrisch isolierenden Material 78 (bspsw. SiO2) gefüllten Grabenbereichs 72 befindet. Die x- und y-Achsen der 5a–c zeigen dabei jeweils die Ortskoordinaten in willkürlichen Einheiten.
  • In 5a ist die Konfiguration nach dem Erzeugen des ersten Grabenabschnitts 80 und nach der Implantation der ersten Dotierung 82 in den Boden des Grabenabschnitts 80 dargestellt. Erfindungsgemäß befindet sich nach dem Ausdiffundieren der Dotierung die maximale Konzentration der ersten Dotierung 82 unterhalb des Grabenbodens, wobei sich insgesamt die durch die Temperung erzeugte Konzentrationsverteilung von Dotierstoffatomen (Phosphor) ergibt, wie sie in 5a zu sehen ist.
  • 5b zeigt die Situation nach dem Fertigstellen des Grabens und nachdem in den Grabenboden eine hohe Konzentration des einen Dotierstoffs 84 (Bor) implantiert und diese durch Temperung ausdiffundiert wurde, so dass sich das Maximum der Konzentration der zweiten Dotierung 84 unterhalb des Grabenbodens befindet und sich das in 5b gezeigte Konzentrationsverhältnis des zweiten Dotierstofftyps einstellt.
  • Die 5c zeigt das fertig-prozessierte Substrat, bei dem sich der pn-Übergang des Source- und Body-Bereichs in unmittelbarer Nähe der Gate-Elektrode 74 befindet.
  • Wie es das Ziel des erfindungsgemäßen Verfahrens ist, befindet sich ein Dotierstoffmaximum 86 der ersten Dotierung an einer Seite der Grabenwand in einem signifikanten Abstand zur Oberfläche des Halbleitersubstrats. Darüber hinaus ist das Maximum der zweiten Dotierung 84 am Boden des Grabenkontakts befindlich, so dass mittels einer Metallisierung das Dotierstoffmaximum 86 sowie die zweite Dotierung 84 auf vorteilhafte Art und Weise elektrisch kontaktiert werden können, wobei die Übergangswiderstände aufgrund der hohen lokalen Dotierstoffkonzentrationen sehr gering sind.
  • 6 zeigt in einer eindimensionalen Projektion auf die y-Achse die Dotierstoffkonzentration, wie sie sich für die fertig-prozessierte Konfiguration von 5c darstellt. Dabei ist auf der x-Achse der Graphik in 6 die y-Koordinate von 5c in willkürlichen Einheiten dargestellt, auf der x-Achse die Dotierstoffkonzentration in logarithmischen Einheiten, wobei eine Akzeptorkurve 90 den Verlauf der Dotierstoffkonzentration der Elektronakzeptoren, also der löcherbildenden Bereiche angibt, wobei eine Donatorkurve 92 die Konzentration der Elektrondonatoren darstellt, durch die der n-Bereich des Transistors gebildet wird. Erfindungsgemäß weist der npn-Transistor von 5c das Maximum der Dotierstoffkonzentration im Source-Bereich an einer Kontaktposition 94 auf, die signifikant (mehr als 300 nm) von der Oberfläche des Halbleitersubstrats entfernt ist, sodass sich in dieser Tiefe der gewünschte niedrige Kontaktwiderstand zur Kontaktierung der Source des Transistors einstellt.
  • In den vorhergehenden Ausführungsbeispielen und Erläuterungen wurde das erfindungsgemäße Verfahren, bzw. die erfindungsgemäße Halbleiterstruktur, die das Erzeugen eines hochdotierten tiefliegenden Kontaktes in einem Kontaktgraben ermöglichen, hauptsächlich anhand von Beispielen dargestellt, die das Kontaktieren eines Transistors zum Ziel haben. Es ist selbstverständlich, dass das Verfahren für jedwede andere Bauelemente äußerste Relevanz besitzt, bei denen das sichere Kon taktieren von dotierten Halbleiterbereichen in tieferen Schichten des Substrats erforderlich oder vorteilhaft ist, wie beispielsweise bei Power MOSFETs, IGBTs, Logiken und Speichern.
  • Das erfindungsgemäße Verfahren ist dabei nicht auf einen Dotierstofftyp beschränkt, sondern kann mit allen Dotierstoffen durchgeführt werden, insbesondere muss bei einem zusätzlichen Dotieren des fertigen Grabenbodens die Art der Dotierung des Grabenbodens und der Grabenseitenwand nicht zwingend voneinander abweichen, wie es in den beschriebenen Beispielen stets der Fall ist.
    • 2
    Source-Bereich
    4
    Body-Bereich
    6
    Drift-Bereich
    8a, b
    Gate-Elektrode
    10
    Kanal-Bereich
    12
    Source-Anschluß
    14
    Drain-Anschluß
    16a, b
    Graben
    20
    Kontaktgraben
    22
    hochdotierter Body-Bereich
    24a, b
    hochdotierter Source-Bereich
    30
    erster Ätzschritt
    32
    Implantationsschritt
    34
    Temperschritt
    36
    zweiter Ätzschritt
    40
    Source-Bereich
    42
    Drain-Bereich
    44
    Body-Bereich
    46
    Gate-Elektrode
    48
    Graben
    50
    Grabenabschnitt
    52
    Dotier-Bereich
    54
    Kontaktgraben
    56
    Kontakt-Bereich
    60
    niedrig-dotiertes Gebiet
    62
    hochdotiertes Gebiet
    64
    Spitzen-Bereich
    70
    Halbleiter-Bereich
    72
    Graben-Bereich
    74
    Gate-Elektrode
    76
    Feld-Elektrode
    78
    isolierendes Material
    80
    Grabenabschnitt
    82
    erste Dotierung
    84
    zweite Dotierung
    86
    Dotierstoffmaximum
    90
    Akzeptorkurve
    92
    Donatorkurve
    94
    Kontaktposition

Claims (16)

  1. Verfahren zum Erzeugen einer Kontaktstelle (56) in einem Oberflächenbereich eines Halbleitermaterials einer Halbleiterstruktur, wobei der Oberflächenbereich mit einer einem ersten Ladungsträgertyp entsprechenden Dotierung versehen ist, mit folgenden Schritten: Erzeugen einer Ausnehmung (50) im Oberflächenbereich des Halbleitermaterials bis zu einem Ausnehmungsboden in einer vorläufigen Ausnehmungstiefe in dem Halbleitermaterial; Implantieren einer dem ersten Ladungsträgertyp entsprechenden Dotierung (52) in dem Ausnehmungsboden der Ausnehmung an der vorläufigen Ausnehmungstiefe; Tempern der Halbleiterstruktur, um die Dotierung (52) auszudiffundieren; und Vertiefen der Ausnehmung (54) bis zu einer gewünschten Ausnehmungstiefe, wobei der Ausnehmungsboden entfernt wird.
  2. Verfahren nach Anspruch 1, bei dem die vorläufige Ausnehmungstiefe 300 nm bis 1.200 nm beträgt.
  3. Verfahren nach einem der vohergehenden Ansprüche, bei dem während des Implantierens eine Dosis von 1 × 1015 bis 1 × 1017/cm2 Dotierstoffatomen in den Ausnehmungsboden der Ausnehmung (50) an der vorläufigen Ausnehmungstiefe implantiert wird.
  4. Verfahren nach einem der vorhergehenden Ansprüche, das folgenden weiteren Schritt umfasst: Implantieren einer zweiten Dotierung in den Ausnehmungsboden an der gewünschten Ausnehmungstiefe.
  5. Verfahren nach einem der vorhergehenden Ansprüche, mit folgenden zusätzlichen Schritten: Erzeugen eines Halbleiterbauelements in der Halbleiterstruktur, um einen elektrischen Kontakt des Halbleiterbauelements zumindest teilweise durch die Dotierung (52) zu bilden.
  6. Verfahren nach Anspruch 5, bei dem beim Erzeugen des Halbleiterbauelements ein planarer Transistor oder ein Trench-transistor erzeugt wird, dessen Sourcekontakt zumindest teilweise durch die Dotierung (52) gebildet wird.
  7. Verfahren nach Anspruch 5, bei dem beim Erzeugen eines Halbleiterbauelements folgende Schritte ausgeführt werden: Erzeugen einer im wesentlichen senkrecht zur Halbleiteroberfläche verlaufenden Transistorausnehmung (48); und Erzeugen mindestens einer Elektrode (46) und mindestens einer Isolation innerhalb der Transistorausnehmung (48).
  8. Verfahren nach einem der Ansprüche 5 bis 7, bei dem die vorläufige Ausnehmungstiefe innerhalb eines Sourcebereichs (40) der Halbleiterstruktur liegt, welcher sich zwischen der Oberfläche der Halbleiterstruktur und der vorläufigen Ausnehmungstiefe erstreckt und bei dem die gewünschte Ausnehmungstiefe in einem Bodybereich (44) der Halbleiterstruktur liegt.
  9. Verfahren nach Anspruch 8, bei dem die Dotierung (52) und die zweite Dotierung zueinander komplementäre Ladungsträgertypen aufweisen um den Source- (40) und den Bodybereich (44) eines Transistors, der durch die Gatelektrode gesteuert werden kann, kontaktieren zu können.
  10. Verfahren nach einem der vorhergehenden Ansprüche, bei dem vor dem Erzeugen einer Ausnehmung (50) im Oberflächenbereich folgender zusätzlicher Schritt ausgeführt wird: Implantieren einer Initialdotierung eines der Dotierung entsprechenden Dotierstofftyps in die Halbleiterstruktur, sodass ein geometrischer Verlauf einer Dotierstoffgrenze des Dotierstofftyps innerhalb der Halbleiterstruktur nach dem Schritt des Vertiefens der Ausnehmung (54) im wesentlichen durch die Initialdotierung gebildet wird.
  11. Halbleiterstruktur mit einer in einem Oberflächenbereich eines Halbleitermaterials einer Halbleiterstruktur befindlichen Kontaktstelle (86), mit folgenden Merkmalen: Einer Ausnehmung (70) in einer Oberfläche des Halbleitermaterials der Halbleiterstruktur, bei der sich wenigstens eine Seitenwand der Ausnehmung (70) bis zu einer Ausnehmungstiefe in das Halbleitermaterial der Halbleiterstruktur erstreckt; und einem Konzentrationsverlauf (92) einer Dotierung (82, 86) eines ersten Ladungsträgertyps entlang der wenigstens einen Seitenwand der Ausnehmung (70), wobei eine maximale Konzentration (94) der Dotierung (82, 86) an einem vorbestimmten Kontaktabstand zur Oberfläche der Halbleiterstruktur auftritt, wobei der Kontaktabstand geringer als die Ausnehmungstiefe ist und zwischen 300 nm und 1.200 nm liegt, wobei die maximale Konzentration im Intervall zwischen 5 × 1019/cm3 und 5 × 1021/cm3 liegt.
  12. Halbleiterstruktur nach Anspruch 11, bei der das Halbleitermaterial des Oberflächenbereichs mit einer dem ersten Ladungsträgertyp entsprechenden Dotierung versehen ist.
  13. Halbleiterstruktur nach einem der Ansprüche 11 oder 12, bei der das Verhältnis der maximalen Konzentration (94) der Dotierung (82, 86) zu einer Oberflächenkonzentration der Do tierung an der Oberfläche der Halbleiterstruktur größer als 2 ist.
  14. Halbleiterstruktur nach einem der Ansprüche 11 bis 13, die ferner folgende Merkmale aufweist: eine zweite Dotierung (84) unterhalb eines Ausnehmungsbodens an der Ausnehmungstiefe.
  15. Halbleiterstruktur nach einem der Ansprüche 11 bis 14, die zusätzlich einen vertikal in der Halbleiterstruktur angeordneten Transistor (72) aufweist, bei dem ein Source-Bereich mittels der Dotierung (82, 86) kontaktiert werden kann und bei dem ein Body-Bereich mittels der zweiten Dotierung (84) kontaktiert werden kann.
  16. Halbleiterstruktur nach Anspruch 15, bei der die Seitenwand der Ausnehmung und eine Gate-Elektrode des Transistors im Wesentlichen parallel zueinander verlaufen.
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