DE102004007690B3 - Integrierte Schaltungsanordnung - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 39
- 239000000919 ceramic Substances 0.000 claims description 7
- 239000003251 chemically resistant material Substances 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 description 13
- 239000010410 layer Substances 0.000 description 10
- 238000004458 analytical method Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 238000001746 injection moulding Methods 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010137 moulding (plastic) Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/57—Protection from inspection, reverse engineering or tampering
- H01L23/573—Protection from inspection, reverse engineering or tampering using passive means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Abstract
Die vorliegende Erfindung betrifft eine integrierte Schaltungsanordnung (1), die aus einem nicht planaren Substrat (2) besteht, auf dem zumindest einseitig eine integrierte Schaltung ausgebildet ist, wobei das Substrat (2) mit einer die integrierte Schaltung aufweisenden Seite (3) auf einem Träger (4) angeordnet ist und der Träger (4) aus einem chemisch resistenten Material hergestellt ist.
Description
- Die vorliegende Erfindung betrifft eine integrierte Schaltungsanordnung, die einen wirksamen Schutz gegen Angriffe auf eine in der Schaltungsanordnung integrierte Schaltung aufweist.
- Bei integrierten Schaltungen in sicherheitsrelevanten Anwendungsbereichen tritt die Schwierigkeit auf, dass die Schaltungen gegen Angriffe zum Ausspionieren oder Analysieren der betreffenden Schaltung, z. B. mittels FIB (Focused Ion Beam), geschützt werden müssen. Auch optische oder mechanische Analysemethoden werden angewandt.
- Es bestehen bereits eine Anzahl von Sicherheitskonzepten, mit denen die integrierten Schaltungen gegen derartige Angriffe geschützt, insbesondere mit einem Schutzschirm versehen werden können, bei dem beispielsweise aktive Bauelemente eingesetzt werden, um einen äußeren Angriff auf die Schaltung abzuschirmen. Bisher wurde allerdings die Gefahr einer Analyse der Schaltungen von der Rückseite eines Halbleiterchips, d. h. durch das Halbleitersubstrat hindurch, vernachlässigt.
- Es ist möglich, eine integrierte Schaltung einer Analyse, dem sogenannten "Reverse Engineering", zu unterziehen. Diese Analyse kann dazu dienen, die Funktionsweise zu analysieren oder aber die Funktionsweise zum Zwecke einer Manipulation eines Dateninhaltes oder des Funktionsablaufs zu beeinflussen.
- Zum Zwecke der Analyse wird beispielsweise das Material aufgelöst, welches die Oberfläche des Chips bedeckt. Dieses Material kann entweder eine Kunststoffpressmasse sein, welche das Gehäuse des Halbleiterbauelementes bildet, oder ein sogenannter "Globe Top", der lediglich dazu dient, die Chipoberfläche sowie die elektrischen Verbindungen gegen mechanische Beschädigungen zu schützen. Nach dem Entfernen des den Halbleiterchip umgebenden oder bedeckenden Materials ist in der Regel die Passivierungsschicht des Halbleiterchips zugänglich. Diese kann mittels Ätzverfahren, Laser- oder FIB-(Focused Ion Beam) Methoden selektiv entfernt werden. Durch das schichtweise Abtragen und Fotografieren der jeweils freigelegten Schicht lässt sich der Aufbau der integrierten Schaltung nachträglich analysieren.
- Damit einzelne Schichten nicht mittels Schleifverfahren vollständig analysierbar abgetragen werden können, sind der Anmelderin Verfahren zur Herstellung integrierter Schaltungsanordnungen bekannt, bei denen das Substrat, auf dem eine integrierte Schaltung ausgebildet ist, zumindest in einer Ausbreitungsrichtung nicht planar ausgebildet ist. Die die integrierte Schaltungsanordnung abdeckende Schutzschicht kann jedoch nach wie vor mittels Ätzverfahren entfernt werden, so dass ein Zugang zu den die integrierte Schaltung aufweisende Schichten des Substrats ermöglicht ist.
- In der D1 (US 2002/0197771 A1) ist ein Halbleiterbauelement angegeben, bei dem der Halbleiterchip und die Leiterplatte flexibel ausgestaltet sind und auf einer gekrümmten Oberfläche befestigt werden können.
- In der D2 (
EP 1 028 463 A1 ) wird ein flexibles Gehäuse mit einem sehr dünnen Halbleiterchip angegeben, wobei beide gekrümmt werden können und auf einer gekrümmten Oberfläche befestigt werden können. - In der D3 (US 2001/0049155 A1) werden Halbleiterchips entlang des Umfangs eines zylindrischen Substrats befestigt.
- Die D4 (
DE 101 26 508 A1 ) betrifft eine Anmeldung in der elektronische Bauelemente mittels Spritzgusstechnik umgossen werden. Um Spannungen aufgrund von unterschiedlichen thermischen Ausdehnungskoeffizienten zu vermeiden ist in dem Spritzgusswerkzeug eine Verwölbung des Systemträgers vorgesehen. Im entspannten Zustand ist dieses Keramiksubstrat plan, die Verwölbung der Keramik bildet sich nach Schwindung der Kunststoffschicht wieder zurück. - Die D5 (
US 6 429 530 B1 ) offenbart einen Chipträger mit einem flexiblen Substrat, wobei das Substrat einen geringeren Umfang aufweist als der Halbleiterchip der darauf befestigt wird. Ziel ist es mechanischen Stress an den Ecken der durch thermische Ausdehnungsunterschiede zwischen dem Chip und dem Chipträger entsteht und die daraus folgende Warpage zu reduzieren. - In der D6 (
DE 198 32 976 A1 ) wird ein Flip-Chip in einen Hohlraum eines Keramiksubstrats montiert. - Die D7 (
EP 1 041 715 A2 ) betrifft einen Flip-Chip der in einem Hohlraum eines Substrats, welches aus Keramik bestehen kann, montiert ist. In4 ist eine Ausführungsform gezeigt, bei der das Substrat konvex ausgeführt ist. - Die D8 (US 2002/0074655 A1) betrifft die Befestigung eines sphärischen Halbleiters in einem Substrat. Dieses Substrat kann eine Aushöhlung wie in den
4 ,5 und6 gezeigt, besitzen. - Die D9 (WO 02/21596 A2) betrifft ein Halbleiterchip, der mit einer Schutzabdeckung aus einem schleiffesten und/oder ätzresistenten Material versehen ist.
- Die Aufgabe der vorliegenden Erfindung besteht deshalb darin, eine integrierte Schaltungsanordnung mit einer in einem Substrat ausgebildeten integrierten Schaltung vorzuschlagen, bei der ein Freilegen des Substrats erschwert wird und somit ein verbesserter Schutz gegen eine Analyse gegeben ist.
- Diese Aufgabe wird mit der integrierten Schaltungsanordnung mit den Merkmalendes Anspruchs 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen. Die
DE 101 26 508 A1 und dieUS 64 29 530 B1 bilden den Oberbegriff des Anspruchs 1. - Die erfindungsgemäße integrierte Schaltungsanordnung umfasst ein gekrümmtes Substrat, auf dem eine integrierte Schaltung in beispielsweise mehreren Schichten ausgebildet ist. Erfindungsgemäß ist das Substrat mit der die integrierte Schaltung aufweisende Seite auf einem chemisch resistenten Träger angeordnet, welches aus Keramik hergestellt ist und auf einer der integrierten Schaltung abgewandten Seite eine planare Oberfläche aufweist.
- Der Träger besteht aus Keramik und weist eine hohe chemische Resistenz auf, so dass durch die herkömmlichen Ätzverfahren ein Ablösen des Trägers nicht erzielbar ist.
- In vorteilhafter Weise ist eine dem Substrat zugewandte Oberfläche des Trägers der Krümmung des Substrats angepasst und kann prozesstechnisch auf einfache Weise mit dem Substrat verbunden werden. Der gekrümmte Träger fixiert dabei zusätzlich die Krümmung des Substrats, so dass das Substrat nicht mehr durch beispielsweise Ausüben eines Drucks in eine planare Form gebracht werden kann.
- Es folgt eine Beschreibung der erfindungsgemäßen integrierten Schaltungsanordnung anhand der beigefügten Figur. Diese Figur zeigt im Querschnitt eine integrierte Schaltungsanordnung mit einem auf einem Träger angeordneten Substrat.
- In der Figur ist der grundsätzliche Aufbau der integrierten Schaltungsanordnung
1 dargestellt. Ein Substrat2 , welches in der Regel aus mehreren Schichten aufgebaut ist, weist eine in bekannter Weise aufgebaute integrierte Schaltung auf. Das Substrat2 ist zumindest in einer Ausbreitungsrichtung gekrümmt. - Um die integrierte Schaltung vor einer Analyse zu schützen, ist die die integrierte Schaltung aufweisende Seite
3 des Substrats2 , auf der beispielsweise Halbleiterbauelemente der integrierten Schaltung ausgebildet sind, und die aufgrund der Krümmung des Substrats2 konvex ausgebildet ist, mit einem Träger4 verbunden. Der Träger4 weist hierzu eine den Abmaßen der konvexen Oberfläche des Substrats entsprechende Kavität5 auf, so dass auf einfache Weise eine Verbindung, beispielsweise durch Verwendung eines Klebstoffes, erzielt werden kann. - Die in dem Träger
4 ausgebildete Kavität5 ist in diesem Ausführungsbeispiel so bemessen, dass das Substrat2 in der Kavität5 des Trägers4 vollständig aufgenommen ist. Der Träger4 ist weiterhin auf einer dem Substrat2 abgewandten Seite6 planar ausgebildet. - Eine Manipulation oder Analyse der integrierten Schaltung bedingt das Entfernen des Trägers
4 , so dass die darunter liegenden Schichten des Substrats2 zugänglich werden. Dadurch, dass der Träger4 aus einem chemisch resistenten Material hergestellt ist, kann dieser nicht durch Abätzen entfernt werden. Der gekrümmte Träger4 bewirkt eine Fixierung der Substratkrümmung, so dass das Substrat2 nicht mehr in eine planare Form versetzt werden kann. Somit könnte der Träger4 lediglich durch einen Schleifvorgang entfernt werden, der dann auch gleichzeitig ein Zerstören der unterhalb des Trägers4 angeordneten Substratschichten bewirkt. - Die Erfindung ermöglicht einen sehr sicheren Schutz gegen eine Analyse durch die Kombination der Verwendung eines gekrümmten Substrats, welches mit der die integrierte Schaltung aufweisenden Seite auf einem chemisch resistenten Träger angeordnet ist.
-
- 1
- Integrierte Schaltungsanordnung
- 2
- Substrat
- 3
- Seite
- 4
- Träger
- 5
- Kavität
- 6
- Seite
Claims (3)
- Integrierte Schaltungsanordnung (
1 ) bestehend aus einem nicht planaren Substrat (2 ), auf dem zumindest einseitig eine integrierte Schaltung ausgebildet ist, und die die integrierte Schaltung aufweisende Seite (3 ) auf einem Träger (4 ) angeordnet ist, der aus einer chemisch resistenten Keramik hergestellt ist, dadurch gekennzeichnet, dass der Träger (4 ) auf einer der integrierten Schaltung abgewandten Seite (6 ) eine planare Oberfläche aufweist. - Integrierte Schaltungsanordnung (
1 ) nach Anspruch 1, dadurch gekennzeichnet, dass das Substrat (2 ) ganzflächig mit dem Träger (4 ) verbunden ist. - Integrierte Schaltungsanordnung (
1 ) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Träger (4 ) eine Kavität(5 ) aufweist, in die das Substrat (2 ) vollständig aufgenommen ist.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102004007690A DE102004007690B3 (de) | 2004-02-16 | 2004-02-16 | Integrierte Schaltungsanordnung |
PCT/DE2005/000248 WO2005078794A1 (de) | 2004-02-16 | 2005-02-14 | Nicht planar ausgebildete integrierte schaltungsanordnung |
US10/598,054 US7633149B2 (en) | 2004-02-16 | 2005-02-14 | Integrated circuit arrangement |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102004007690A DE102004007690B3 (de) | 2004-02-16 | 2004-02-16 | Integrierte Schaltungsanordnung |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102004007690B3 true DE102004007690B3 (de) | 2005-10-13 |
Family
ID=34853494
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102004007690A Expired - Fee Related DE102004007690B3 (de) | 2004-02-16 | 2004-02-16 | Integrierte Schaltungsanordnung |
Country Status (3)
Country | Link |
---|---|
US (1) | US7633149B2 (de) |
DE (1) | DE102004007690B3 (de) |
WO (1) | WO2005078794A1 (de) |
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- 2004-02-16 DE DE102004007690A patent/DE102004007690B3/de not_active Expired - Fee Related
-
2005
- 2005-02-14 US US10/598,054 patent/US7633149B2/en not_active Expired - Fee Related
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---|---|
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
8100 | Publication of the examined application without publication of unexamined application | ||
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |