JPH01244625A - 半導体装置 - Google Patents

半導体装置

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JPH01244625A
JPH01244625A JP63072372A JP7237288A JPH01244625A JP H01244625 A JPH01244625 A JP H01244625A JP 63072372 A JP63072372 A JP 63072372A JP 7237288 A JP7237288 A JP 7237288A JP H01244625 A JPH01244625 A JP H01244625A
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JP
Japan
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substrate
semiconductor substrate
semiconductor
displacement
semiconductor device
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JP63072372A
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Tatsuro Okamoto
岡本 龍郎
Masahiro Shimizu
雅裕 清水
Hiroaki Morimoto
森本 博明
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/10Bump connectors; Manufacturing methods related thereto
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    • H01L2224/17Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701Structure
    • H01L2224/1703Bump connectors having different sizes, e.g. different diameters, heights or widths
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    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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    • H01L2924/15158Shape the die mounting substrate being other than a cuboid
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    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

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  • Wire Bonding (AREA)
  • Die Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 乙の発明は、グイボンドまたはフリップチップボンドに
より作製される半導体装置に係り、特にウー丁ハスlr
−ルインテクL/−ジョン(11Bwstと記す)お」
:び大面積チップに関するものである、。
〔従来の技術〕
LSI技術の進歩に伴い素子の多機能化、高速化などの
市場要求が年々強くなってきている。これに対して、各
機能を有するチップを各々アセンブリしてパッケージに
入れ、各素子間は外部配線を通して接続する乙とが一般
的に行われている。
しかしながら、このような方法ではパッケージを配置す
るための面積が広くなり、また相互接続のための配線距
離が長くなることによる信号の伝達遅延や電圧降下など
の問題を十分考慮する必要がある。。
一方、1964年よりi”exas Instrume
nt社によっτ開発か姶められたWSlは、ウェハ状の
大面積半導体基板を用いて異なる機能を持つLSIを同
時に形成し、それぞれを配線接続1/l:もので、一つ
でシステムとしての機能を有し、^速性に対しても有利
なLSIである1、 第7図はその一例のウェハ表面を上から見た時の概略図
で、半導体基板10表面にそれぞれ異なる機能を有すg
Ls11a〜1eが形成されており、それぞれは薄膜配
線により接続され、また外部との(8号の出入力および
f@源供給のためのバッド2が所望の(装置に形成され
ている。。
乙の半導体基板1を実装する方法としては、さ土ざまな
方法が考えられているが、第8図(1+ )に示すよう
に、通常のチ・フプ状LSIのアセンブリと同様に半導
体基板1の裏面をセラミックまたは金属の基板3と接触
固定したのち、第8図(b)に示すように、パッド2に
対して金属線4を接続する方法がある72通常、前者を
グイボンド、後者をワイヤボンドと呼ぶ。また後者の方
は、ワイヤ状の線以外にもピンを立てろ方法も考えられ
ている1、そして、通常はこの後、モールド工程または
7タ付は工程等を経て実装工程が終わる。
一方、第9図(a)P(b)に示したのはフリップチ・
ツブボンドと一般に呼ばれる方法で、第8図(a)、(
b)に示した方法とは逆に、金属配線お」:びランドと
呼ばれる端子5が形成されたセ・7ミソク等の基数3に
対し、バンプと呼ばれろ金属粉の端子6がバ・ラド2上
に形成さtlt=半導体基板1の主面側を接触させ、熱
を加えることで端子6と基板3表面の端子5を接続する
方法である。
第10図は第8図(a)、(b)で示しtこダイボンド
部分の断面拡大図で、実際には半導体基板1として81
基板を用いた場合、Si基板の裏面ニ1.t ’I’ 
i −N i −A 1層を、また基板3の表面にはは
/しだI酢を形成(7ておき、接触、1Jll熱するこ
とにより両片の間にオーミ・ツク接触を#It′−,ら
す金属−7を形成している、。
また、第11図はフリップチ・ツブボンド部分のIt]
′r向lυ、大間であり、端子5と端子6を接触させろ
的の各部分の詳細な断面拡大図を第12図および第13
図に示す、。
第12図はバンプと呼ばれろ端子6の詳細な構造を示し
、ウェハプロセス工程でトランジスタ等が形成されてい
る半導体基板1の主面部にA1合金等からなるパッド2
が形成されており、パッジベージフンとしての役目を持
つ絶縁膜8の一部が開口されてパ・7ド2が露出してい
る1、そして露出したバ・リド2−ヒにバンプの下地金
属層となるt31M層(Hall l、in+itin
gMetallization層)9が形成されている
1、−例としてBLM層9は下から(/ r vCu、
Auの3層からなり、その膜厚は1μm程度である1、
そして、そのトにS n −P b合金等からなる端子
6が形成されている。。
−力、ランドと呼ばれる端子5は第13図に示す構造に
なっており、セラミックなどでできた基板3の所望部に
は穴が開口され、その穴の内部には、例えばWからなる
棒状のピン10が形成されている。そして端子6と接触
する面側にはピン10の−Fから、さらに例えばN1層
11.Au層12が形成されている。すなわち、この例
の場合フリップチ・ツブボンドを行うことで、端子6と
AU層12が直接接触することになる。
ところで、第8図(a)、(b)に示したように、グイ
ボンドを用いる場合は、半導体基板1の裏面と基数3と
をオーミ・ツク接触さ1tろζ、とで、外部から基板3
を通して半導体基板1の電位を決めろ乙とになる1、従
って、接着面積が狭いとオーミ9り接触が得られなくな
る恐れがあるので、グイボンドの際に半導体基板1の裏
面の金属層と基板3表向の金属層とが均一に合金化しな
ければならない。
一部、第9図(a)P(b)に示したように、7リツゴ
チツプボンドを用いる場合は、半導体基板1の主向側に
形成されたパ・ソド2と基板3に形成された端子5を端
子6を介して電気的2機械的に接続する乙とにより、半
導体基板1と外部の素子、システムとの間で信号や電源
電圧、電流のやりとりを行う、。
また、同一半導体基板1の中の異なる素子(第7図中の
LS11a〜1eに相当)間の接続を半導体基板1内の
配線で行えない場合は、端子5と基板3内に形成された
一配線を通して行うこともできろ7.乙のため、基板内
配線も多層化する場合がある。
WSIに限らず今日のLSIでは配線層の多層化が進み
、多結晶S1やシリサイド、高融点金属配線などのよう
に、−SにAI金属配線層の下層に形成されろ分も含め
ろと5層、6層配線またC3【それ以上の多層配線を持
つLSIが実用化されている1、従って、それに伴い層
間絶縁膜の数も増加−14とと(・二なろ1.一般に、
これらの配線層や冒間絶縁膜は大なり小なり膜応力を持
ち、また゛ブ゛1弓セス中に行われる尚温熱処理などの
ため半導体基板1は通常凹凸いずれかの方向に反ってい
る。特に、乙の傾向は半導体基板1が大口径化されるに
したがって強くなる。また、WS■だけでなく通常の1
.31でもチップ面積が大きい場合、また長手方向のチ
ップ径が長い場合においては反りが顕在化する。これに
対し基板3は半導体基板1の反りとは無関係な平坦性を
もっている。
(発明が解決しようとする課題〕 上記のような従来の半導体装置は、グイボンドまたはフ
リッゴチ・ツブボンドを行うと、半導体基板1の反りに
起因する応力が基板3との接触部に加わるため、引っ張
り応力の場合は剥離が生じ、また特にフリツボチップボ
ンド等において肚縮性応力が加わる場合、押しつぶし現
象が起こる。また、最初から部分的に接触できずにオー
プン不良となろ可能性もあり、例えば、第9図(a)、
(b)の中央部では押しつぶし、周辺部では剥離または
オープン不良が起こる。すなわち、従来の半導体装il
v/lよ、歩留り信頼性が低いという問題があった。
この発明は、かかる課題を解決するためになされたもの
で、グイボンドまたは7す・フゴチ・7ブボンドを用い
た時の歩留りおよび実装された素子の(rjfR性、特
に半導体基板の裏面接触、バンプによる接触部のイバ頓
性の浚れtv半導体装置を得る乙とを1:1的とする1
、 1課題を解決するための手段〕 乙の発明に係る半導体装置は、半導体基板側の接続部ま
たは基板またはこの基板側の接続部のうちの少なくとも
一部を、半導体基板の変位形状に合致するように形成し
たものである。。
〔作用〕
この発明においては、半導体基板の反りに起因17て、
半導体基板と基板の接続部に加わる応力が低減される1
゜ 〔実施例〕 以[パ、この発明の実施例を図で説明する。。
第1図(a)、(1))はこの発明の半導体装置の一実
施例を説明するための図であり、乙の実施例では、第1
図(a)に示すような、あらかじめ半導体基板1の変位
形状に合致するように加工した基板3に、第1図(b)
に示すようにグイボンドすることによって、半導体基板
1の反りに起因する応力が基板3の接触部に加わらない
ようにしている。乙とで、半導体基板1の変位は、例え
ばレーザ走査型の平坦度測定器を用いて容易に測定でき
るから、それから得られる波形をもとにして基板3の表
面形状を決めればよい。
第2図(a)、(b)はこの発明の他の実施例を説明す
るための図であり、この実施例では第2図(11)に示
すような、端子5,6の高さはそれぞれ一定であるが、
あらかしめ半導体基板1の変位形状に合致するように加
工した基板3に、第2図(b)に示すように7リツプチ
ツプボンドすることによって、上記実施例と同様に反り
に起因する応力が生じないようにしている。
また、第3図(41)、(b)の実施例は基板3は平坦
のままであるが、接続部としての端子6の高さを半導体
基板1の変位に合わせて変えたものであり、第4図(a
)、(b)の実施例は半導体基板1側には工夫をせず、
基板3側の接続部としての端子5で半導体基板1の変位
を補正するようICシf−ものである。l また、第5図の実施例は端子5の高さは一定と17、変
位に対応して基板3を端子50部分のみ^くシタもので
ある。これは第2図(a)、(b)に示したものと発想
は同じである。
さらに、第6図(a)P  <b>の実施例は端子6と
端子50間に、半導体基板1の変位を補1Fするための
導電性のピン13を設けている。
すなわち、以上のようなこの発明の半導体装置では、グ
イボンド時に半導体基板1のある部分が基板3と接触し
ないといったような問題点がなく、また、均一に両者を
接触させるために半導体基板1の全面を押さえつけなく
とも、容易に両者の間に均一な接触向が作られろ、。
まt二、7す・ツブ千ツブボンドについてもバ・ンド2
、端子5,6に加わる応力を著しく低減することができ
ろほか、熱ストレス等に対応する信頼性も向上でき、歩
留りが向上することは言うまでもない、。
なお、第6図(a)、(b)で示した導電性のピン13
として、例えば導電性ゴムや金属等のANのように柔か
い材料を用いれば水平方向の変位に対しても応力の吸収
が期待できる。
また、上記各実施例では半導体基板1が凹凸状に変位し
た状態を示しているが、波形等複雑な形状に変位するよ
うな場合でも、レーザ走査型の平坦度測定器等を用いれ
ばその変位を検出でき、乙の発明を適用ずろことが可能
である。
また、上記各実施例ではWSIについて示したが、チッ
プ状のL S Iについても同様であるほか、グイボン
ドやフリップチップボンド以外の他の実装方法の場合に
ついても同様な方法で対処することがOJ能である。。
さらに、半導体基板1の裏面側にバンプや島状の導電性
の電極端子を形成し、これを基板3または基板側3の端
子と接続する場合についても同様である。
〔発明の効果〕
乙の発明は以上説明したとおり、半導体基板側の接続部
また(よ基板またはこの基板側の接続部のうj)の少な
くとも一部を、半導体基板の変位形状に合致するように
形成したので、半導体基板と基板の接続部に加オ)る応
力が低減され、半導体装置の歩留り、信頼性の向上が可
能になるという効果かある。
【図面の簡単な説明】
第1図〜第6図はこの発明の半導体装置の実施例を示す
断面図、第7図はWSIの概念図、第8図、第9図は従
来の半導体装置の断面図、第10図、第11図はグイボ
ンド部分およびフリップチップボンド部分の断面拡大図
、第12図、第13図はそれぞれバンプおよびランドと
呼ばれる0μm子の断面II2大図大間る。 図において、1は半導体基板、2はパッド、3は基板、
5,6は端子、13は導電性のピンである。。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄   (外2名)第1図 第2図 5.6ニコm 子 第3図 第4図 第5図 第6図 13:s電性Oビン 第10図 第11図 第12図 第13図 1、事件の表示  特願昭63−72372号2、発明
の名称 半導体装置 3、補正をする者 事件との関係 特許出願人 住 所    東京都千代田区丸の内二丁目2番3号名
 称  (601)三菱電機株式会社代表者 志 岐 
守 哉 4、代理人 住 所    東京都千代田区丸の内二丁目2番3号5
、補正の対象 明細書の発明の詳細な説明の欄および図面6、補正の内
容 (1)明細書第4頁3行(J’) r T i −N 
i −A 17層」を、rTi−Ni−Au層jと補正
t 7s。 (2)  同しく第8頁1行の「歩留り信頼性」を、1
歩留り、および信頼性」と補正する。 (3)  図面中、第4図(a)を別紙のように補正す
る。 以  上

Claims (1)

    【特許請求の範囲】
  1.  変位した半導体基板と、この半導体基板と電気的、か
    つ機械的に接続された基板とからなる半導体装置におい
    て、前記半導体基板側の接続部または前記基板またはこ
    の基板側の接続部のうちの少なくとも一部を、前記半導
    体基板の変位形状に合致するように形成したことを特徴
    とする半導体装置。
JP63072372A 1988-03-26 1988-03-26 半導体装置 Pending JPH01244625A (ja)

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