DE19750167A1 - Verfahren zur Herstellung integrierter Schaltkreise - Google Patents

Verfahren zur Herstellung integrierter Schaltkreise

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Description

In der Halbleitertechnik wird zur Herstellung integrierter Schaltkreise überwiegend Silizium als Halbleiter verwendet. Dabei werden die Schaltkreise auf Substraten gefertigt die vorzugsweise als Wafer ausgeführt sind. Diese Wafer bestehen aus monokristallinem Silizium von typischerweise 700 µm Dicke und besitzen einen Durchmesser von bei­ spielsweise 200 mm. Die Wahl einer Dicke von 700 µm ist verfahrenstechnisch durch die Präzision und Ausbeute des Sägens der Wafer aus dem Kristallstab und des anschließen den Polierens bedingt. Ferner begrenzen die für die Herstellungsprozesse der integrierten Schaltkreise notwendige Stabilität und thermische Masse die Wahl der Dicke der Wafer. Nach der halbleitertechnologischen Fertigung werden die Wafer auf Restdicken von 200 bis 120 µm gedünnt und anschließend durch einen Sägeschritt in Chips geteilt. Diese Chips werden schließlich in Gehäuse oder auch Chipkarten eingebaut.
Die elektrischen Vorgänge in hochintegrierten Halbleiterschaltkreisen vollziehen sich lediglich im obersten Schichtbereich des Halbleiterkristalls. Dies ist eine Voraussetzung für die durch die Planartechnik ermöglichte Hochintegration. Es ist daher in der Halbleitertechnik seit längerem bekannt, daß es vorteilhaft ist, die für die Integration von Bauelementen verwendete Halbleiternutzschicht dünn auszuführen, wodurch die Masse und die Bauhöhe deutlich verringert werden. Ferner werden die integrierten Schaltungen flexibel und passen sich dem thermomechanischen Verhalten ihrer Unterlagen an. Die Erfordernisse an die Schichtdicke und ihre Gleichförmigkeit variieren dabei entsprechend der Art der Schaltkreise, wobei die entsprechenden Anforderungen bei Sensoren sowie bipolaren und Leistungsbauelementen geringer sind als in der CMOS-VLSI-Technologie oder bei Kombinationen von bipolaren und CMOS-Schaltkreisen (BiCMOS).
Monokristallines Silizium kann nicht spanabhebend bearbeitet werden. Es werden daher als mechanische Dünnungsprozesse überwiegend Schleifen und Läppen verwendet. Aufgrund der besseren Schichtdickenkontrolle und geringeren Oberflächenbeschädigungen wird das Schleifen dem Lappen üblicherweise vorgezogen. Beim Schleifen wird die Rückseite des Wafers mechanisch mittels Schleifpaste und geeigneten Schleifmittelträgern bis zu einer gewünschten Restdicke angetragen. Jedoch werden durch diesen Prozeß im monokristallinen Substrat Mikrorisse erzeugt die sich bis in die Bauelementeregion des Wafers fortsetzen und das fehlerfreie Funktionieren der Schaltkreise verhindern können. Aufgrund dieser Problematik ergibt sich eine Beschränkung hinsichtlich der erreichbaren Restdicke.
Für das weitere Dünnen des Substrates müssen in der Regel besonders schonende Polier­ verfahren eingesetzt werden. Beispielsweise können die Substrate einem CMP-Verfahren (chemical mechanically polishing) unterworfen werden, um die Oberfläche zu glätten und eine erwünschte Dicke einzustellen.
Neben den beschriebenen Verfahren zum Dünnen eines Substrates sind ferner verschie­ dene Techniken entwickelt worden, die der Herstellung dünner Schichten dienen.
Bei der SOS-Technik (Silicon On Sapphire) wird eine Siliziumschicht heteroepitaktisch auf einen Saphirkristall aufgewachsen. Die durch dieses epitaktische Verfahren erzielbare dünne Siliziumschicht weist den Nachteil einer schlechten Kristallqualität auf. Zusätzlich stört bei dieser Technologie das aus dem Saphirträger ausdiffundierende Aluminium.
Ferner werden SOI-Wafer (Silicon On Insulator) verwendet, die in einer Tiefe von einigen Mikrometern unter der Oberfläche eine vergrabene Isolatorschicht besitzen. Diese Isolator­ schicht kann das Vordringen der Mikrorisse verhindern und dient zugleich als Dünnungs­ stopp bei selektiven Ätz- und Schleifprozessen.
Solche SOI-Wafer können mittels der SIMOX-Technik (Separation by IMplantation of OXygen) hergestellt werden. Dabei wird Sauerstoff in hohen Dosen in das Siliziumsubstrat implantiert, wobei der Sauerstoff nach einem Temperaturschritt eine vergrabene isolierende SiO2-Schicht bildet. Die so hergestellten Schichten weisen eine hohe Defektdichte sowie eine beschränkte Schichtdicke des isolierenden Oxids auf.
Nahezu perfekt monokristalline Nutzschichten lassen sich dagegen mittels der BESOI- Technik (Bonded and Etched-back Silicon On Insulator) erzeugen. Der BESOI-Prozeß dient der Übertragung einer monokristallinen Siliziumschicht, die sich auf einer Ätzstoppschicht eines Siliziumsubstrates befindet, auf ein zweites Siliziumsubstrat. Dazu wird zunächst mit­ tels bekannter Verfahren auf der Oberfläche des zweiten Siliziumsubstrats ein thermisch es Oxid erzeugt. Anschließend werden beide Substrate so miteinander verbunden, daß die monokristalline Siliziumschicht in engem Kontakt zu einer der oxidierten Oberflächen des zweiten Siliziumsubstrats steht. Durch das anschließende Erwärmen beider Substrate wer­ den diese fest miteinander verbunden (Wafer-Bonding). Anschließend wird das erste Substrat durch Schleifen und Polieren gedünnt, wonach ein chemischer Ätzschritt folgt, der durch die Ätzstoppschicht begrenzt wird. Schließlich wird die Ätzstoppschicht selektiv entfernt. Das technologische Hauptproblem bei dieser Technik liegt in dem Dünnen der Nutzschicht, insbesondere in dem Erreichen einer erforderlichen Gleichmäßigkeit.
Aus US 5,374,564 ist eine andere Schichttransfertechnologie bekannt, bei der mittels Ionenimplantation von Wasserstoff oder einem Edelgaselement in ein Halbleitermaterial eine vergrabene Wasserstoff- oder Edelgaselementschicht in einer Tiefe von wenigen Mi­ krometern entsteht, in der sich aufgrund des Diffusionsverhaltens des implantierten Materi­ als Mikroblasen bilden. Nach dem Schritt des Wafer-Bondings zur Stabilisierung der Deckschicht durch eine Trägerschicht führt ein sich anschließender Temperprozeß zum Absprengen der Deckschicht. Dieses Verfahren wurde von M. Bruel und der Firma SOITEC unter der geschützten Bezeichnung "SmartCut" zur Einsatzreife für die kommerzielle Fertigung von SOI-Wafern entwickelt.
Die Herstellung von integrierten Schaltkreisen, die sich auf einer dünnen tragenden Schicht befinden, bedarf der Herstellung einer dünnen Schicht. Mit den oben beschriebenen Ver­ fahren ist dies lediglich in technologisch aufwendiger Weise, zumeist unter Anwendung mehrerer Dünnungstechniken, möglich. Dabei wird mit den beschriebenen Verfahren zunächst der rohe Wafer behandelt. Erst anschließend können die integrierten Schaltkreise aufgebracht werden.
Der Erfindung liegt somit die Aufgabe zugrunde, ein Verfahren zur Herstellung integrierter Schaltkreise auf einer dünnen tragenden Schicht anzugeben, das als Ausgangsmaterial keinen gedünnten oder anderweitig aufwendig prozessierten Wafer benötigt.
Diese Aufgabe wird durch den Gegenstand des Patentanspruchs 1 gelöst.
Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.
Die mit der Erfindung erzielten Vorteile bestehen insbesondere darin, daß durch Hinzufü­ gen lediglich zweier Prozeßschritte in eine übliche Prozessierung eines standardmäßig verwendeten Wafers die Herstellung integrierter Schaltkreise auf einer dünnen Schicht er­ möglicht wird. Dabei können die eingefügten Prozessierungsschritte mit bekannten Vorrichtungen ausgeführt werden.
Erfindungsgemäß wird zu einem Zeitpunkt, zu dem integrierte Schaltkreise bereits zumindest teilweise erzeugt worden sind, zunächst die Beschaffenheit des Substratmaterials in einer Schicht des Substrates verändert. Diese veränderte Schicht liegt unterhalb des Oberflächenbereiches, in dem sich die Bauelemente befinden. Nach dem Erzeugen der veränderten Schicht können die Schaltkreise weiterprozessiert werden. Schließlich wird im Temperschritt durch Erwärmen der veränderten Schicht der Oberflächenbereich des Substrats von dem unterhalb der veränderten Schicht gelegenen Teils des Substrats abgetrennt. Die Erfindung lehrt somit die Dünnung von Substraten, die bereits Bauelemente tragen.
Das Einfügen der bekannten Prozeßschritte in eine herkömmliche Prozeßfolge zur Herstellung integrierter Schaltkreise sollte dabei so erfolgen, daß weder die elektrischen Eigenschaften der integrierten Schaltkreise durch die eingefügten Schritte beeinträchtigt werden, noch das Abtrennen des Oberflächenbereiches des Substrates während eines anderen Prozeßschrittes versehentlich erfolgt. Vorzugsweise wird daher das für den Abtrennvorgang notwendige Temperatur-Zeit-Produkt (thermisches Budget) berücksichtigt um sicherzustellen, daß vor dem gewünschten Zeitpunkt der Abtrennung die für die Abtren­ nung erforderliche Temperatur nicht erreicht wird.
Das erfindungsgemäße Verfahren kann auch zur Herstellung von Solarzellen, mikromechanischen Aktuatoren und/oder Sensoren an Stelle der oder zusätzlich zu den integrierten Schaltkreisen angewendet werden.
Bevorzugte Ausführungsbeispiele der Erfindung werden unter Bezugnahme auf die beilie­ genden Zeichnungen näher erläutert. Dabei zeigen die Zeichnungen im einzelnen:
Fig. 1 Temperaturverlauf während einer erfindungsgemäßen CMOS- Prozessierung,
Fig. 2 Wafer-Schnittdarstellungen eines erfindungsgemäßen CMOS-Prozesses,
Fig. 3 Wafer-Schnittdarstellungen eines erfindungsgemäßen CMOS-Prozesses mit eingefügten Gräben,
Fig. 4a bis 4c vorteilhafte Ausführung des Erwärmungsschrittes durch seitliches Einstrahlen mittels Lasern,
Fig. 5a und 5b vorteilhafte Ausführung des Erwärmungsschrittes zur Einzelchipablösung,
Fig. 6 vorteilhafte Ausführung des Erwärmungsschrittes durch Verwenden eines zweiten Laserstrahls zur Einzelchipablösung.
Die Erfindung wird im folgenden am Beispiel der Siliziumtechnologie, insbesondere der CMOS-Prozessierung, beschrieben. Die bekannte Fertigung von Bauelementen für inte­ grierte Schaltkreise auf einem Siliziumsubstrat erfordert Fertigungsschritte, deren Tempera­ tur zur Prozeßbeginn bei etwa 1000°C liegt und während des Prozessierung monoton von Fertigungsschritt zu Fertigungsschritt abnimmt. Es werden Frontend-Prozesse, die die Herstellung der Wannen, der Drain/Source- und der Gatebereiche umfaßt, von Backend- Prozessen unterschieden, die die Metallisierung zur Kontaktierung der aktiven Bau­ elemente bewerkstelligt. Während der Backend-Prozessierung treten nur noch ver­ gleichsweise geringe Temperaturen von etwa 450°C auf.
Fig. 1 zeigt den Temperaturverlauf während einer erfindungsgemäß modifizierten CMOS- Prozessierung. Dabei wird zwischen die Frontendprozesse 1 und die Backend-Prozesse 2 der Schritt des Veränderns der Beschaffenheit des Substratmaterials in einer Schicht des Substrates, die unterhalb des Oberflächenbereichs liegt durchgeführt. Vorzugsweise wird hierzu die Implantation von Wasserstoffionen verwendet. Es können jedoch auch Helium oder Ionen anderer leichter Elemente verwendet werden. Die mittels Implantation herge­ stellte vergrabene Wasserstoffschicht soll unterhalb der Bauelemente liegen. Bei einer Tiefe der CMOS-Wannen von etwa 2 bis 3 µm sind daher als Tiefe für die Wasserstoff­ schicht vorzugsweise 5 µm vorzusehen. Dies kann durch eine Ionenimplantation bei einer Energie von etwa 500 keV erzielt werden.
Nachdem die integrierten Schaltkreise durch die Back-end-Prozessierung fertiggestellt wor­ den sind, erfolgt der Schritt des Abtrennens des Oberflächenbereiches des Substrates von dem unterhalb der Wasserstoffschicht gelegenen Teil des Substrates durch Erwärmen des Wasserstoffschicht.
Fig. 2 zeigt Waferschnittdarstellungen eines solchen, erfindungsgemäßen modifizierten CMOS-Prozesses. Im Schritt 2a trägt das Substrat 3 bereits frontendprozessierte Bauele­ mente. Diese besitzen zum einen Teile, die sich in einer Schicht 4 unterhalb der Substrat­ oberfläche befinden (Wannen, Drain/Source-Bereiche) und zum anderen Teile in einer Schicht 5 oberhalb der Substratoberfläche (Gateoxide). Die Transistoren sind zu diesem Zeitpunkt noch nicht metallisiert. Ferner ist die Oberfläche des Wafers weitgehend planar. Im Schnittbild 2a ist weiterhin der Implantationsionenstrahl 6 zu sehen, der die Oberfläche des Substrates senkrecht durchstößt und überwiegend abrupt in einer vorbestimmten Tiefe endet. Schnittbild 2b zeigt einen Ausschnitt aus dem Wafer und verdeutlicht das Transistor­ gebiet und die planare Oberfläche. Ferner ist die durch die Implantation erzeugte Wasser­ stoffschicht 7 unter der Oberfläche durch Andeutung der Mikroblasen dargestellt. Schnittbild 2c stellt wiederum die Vergrößerung eines Ausschnittes dar und verdeutlicht die räumliche Anordnung der Wasserstoffschicht 7 zu den Teilen eines einzelnen Transistors. Neben den Drain/Source-Bereichen 8 ist bereits das Gateoxid 9 ausgebildet.
Schnittbild 2d zeigt einen Ausschnitt des Wafers nach der Backend-Prozessierung 2. Der Anordnung ist nunmehr die für die Kontaktierung der Bauelemente notwendige Metallisierung hinzugefügt. Die Bauelemente sind somit fertig hergestellt.
Im Schnittbild 2e ist der Schritt des Abtrennens des Oberflächenbereiches des Substrats von dem unterhalb der Wasserstoffschicht gelegenen Teil durch Erwärmen dargestellt. Da­ bei wird die Wasserstoffschicht 7 durch eine Wärmezufuhr 14 erwärmt, wodurch der Ab­ spaltprozeß ausgelöst wird. Schnittbild 2f zeigt die Anordnung nach Durchführung dieses Schrittes und verdeutlicht die physikalische Trennung des Oberflächenbereichs 16 vom Rest 15 des Substrates.
Die Erwärmung des Wasserstoffschicht wird vorzugsweise durch Erwärmung der gesamten Anordnung vollzogen. In einer bevorzugten Ausführung kann hierzu ein RTP-Prozeß (rapid thermal processing) angewendet werden. Alternativ dazu können auch Ultraschall- oder Mikrowellenquellen verwendet werden. In einem weiteren Ausführungsbeispiel werden La­ ser, bevorzugt IR- oder NdYAG-Laser verwendet. Dabei ist es besonders vorteilhaft, daß die vom Laser emittierte Strahlung überwiegend von der Wasserstoffschicht absorbiert wird. Dadurch dehnt sich der Wasserstoff aus und führt zu einem Aufbrechen des Substrates entlang des Wasserstoffschicht. Dabei unterstützt der starke Temperaturgra­ dient ebenso wie die durch die Bauelementeimplementierung eingebrachten mechanischen Spannungen den Abtrennvorgang. In einer weiteren vorteilhaften Ausführung erfolgt die Erwärmung der Wasserstoffschicht sehr kurzzeitig und lokal eng begrenzt.
Da durch das Abtrennen des Oberflächenbereiches vom unteren Teil 15 des Substrats eine extrem dünne, Bauelemente tragende Schicht entsteht, die mechanisch hochempfindlich ist, wird in einem bevorzugten Ausführungsbeispiel diese Schicht vor der Abtrennung durch Erwärmen der Wasserstoffschicht mechanisch fixiert. Dies erfolgt in bevorzugter Weise durch das Aufkleben eines Trägers 13, der als Siliziumwafer ausgeführt werden kann. In einer weiteren Ausführung wird eine mechanische Haltevorrichtung verwendet, die mittels Unterdruck oder elektrostatischer oder magnetischer Kräfte arbeitet.
Nach erfolgter Abtrennung können die integrierten Schaltkreise mit dem Trägermaterial verbunden bleiben oder mit der Rückseite auf andere Trägermaterialien aufgebracht wer­ den. Letzteres kann der Weiterverarbeitung durch Drahtbonden, "FlipChip" oder Einhäusung dienen, wobei der ursprüngliche Träger von der Vorderseite wieder entfernt wird. Das endgültige Trägermaterial kann metallisch oder isolierend sein. Es kann ferner flexibel und einer starken Ausdehnung unterworfen sein.
In einer weiteren bevorzugten Ausführung wird das verbleibende Substrat 15 vorzugsweise für die weitere Herstellung integrierter Schaltungen auf dünnen Substratschichten wieder verwendet. Dazu muß es nachbehandelt werden, was vorzugsweise durch chemomechanisches Glätten mittels des bereits erwähnten CMP-Polieren geschehen kann. Das Wiederverwenden führt zu optimaler Materialnutzung des hochreinen Siliziums und stellt gegenüber dem herkömmlichen Herstellungsverfahren eine erhebliche Kostenersparnis bei der Fertigung integrierter Schaltkreise dar.
Aus Simulationsrechnungen sind Tiefenverteilungen von durch Wasserstoffimplantation in Siliziumsubstrate erzeugten Strahlenschäden bekannt. Danach befinden sich die Strahlen­ schäden (Kristallversetzungen, nicht chemisch vollständige Bindungen zwischen den Ato­ men) räumlich überwiegend nahe der Tiefe der maximalen Wasserstoffkonzentration. Da die elektrisch aktiven Teile der integrierten Bauelemente sich jedoch im unmittelbaren Bereich der Oberfläche befinden, wird die Funktionsweise der Bauelemente dadurch nicht beeinträchtigt.
Jedoch besitzen beispielsweise MOS-Transistoren Kanalbereiche im Bereich des Gateoxids, deren Reinheit die elektrischen Eigenschaften des Transistors maßgeblich be­ einflussen. Es wird daher, wie in Fig. 2 gezeigt, der Gatebereich mittels einer Maskierungs­ schicht 10 während der Implantation geschützt. Diese Schicht weist durch entsprechende Massenbelegung eine geeignete Dicke und Dichte auf. Bevorzugterweise werden das spezifisch dichte Wolfram oder ein dicker Photolack verwendet. In einer bevorzugten Aus­ führung wird diese Maskierungsschicht photolithographisch unter Verwendung der für die Herstellung der Gatebereiche verwendeten Masken hergestellt.
Um eine über der gesamten Waferoberfläche möglichst gleichförmige Tiefe der vergrabenen Wasserstoffschicht zu gewährleisten, ist eine überwiegend ebene Topographie der Waferoberfläche erforderlich. Dies kann bevorzugterweise durch die Verwendung von Planarisierungsverfahren nach dem CMP-Prinzip sichergestellt werden. Zum anderen ist es vorteilhaft, wenn der Schichtaufbau dieser geometrisch ebenen Topographie keine Bestandteile enthält, die die Eindringtiefe der Wasserstoffionen stark beeinflußt. Es sind daher die Dichte, Kernmasse und Elektronenzahl der verwendeten Materialien zu berücksichtigen, wobei Si, SiO2 und Al bevorzugt verwendet werden können. In einer weiteren bevorzugten Ausführung werden planare Oberflächen mittels einer Schicht 11 erreicht.
Fig. 3 zeigt Waferschnittdarstellungen eines erfindungsgemäßen CMOS-Prozesses in einer weiteren bevorzugten Ausführung. Dabei werden nach der Backend-Prozessierung und vor dem Schritt des Abtrennens des Oberflächenbereiches Gräben 17 in das Silizium bis zur implantierten Wasserstoffschicht erzeugt. Dieser Prozeß kann durch naßchemisches Ätzen (KOH, Ethyldiamin, Hydrazin etc.) oder durch Trockenätzprozesse durchgeführt werden. Die Gräben können aber auch durch Säge- oder Schneideprozesse erzeugt werden. In einer bevorzugten Ausführung werden diese Gräben an den Orten der später durch die Sägestraßen vorgegebenen Chipgrenzen gefertigt. Ferner ist es vorteilhaft, die Gräben tiefer als die vergrabene Wasserstoffschicht zu erzeugen. Dies ermöglicht das einzelne oder gruppenweise Abtrennen von integrierten Schaltkreisen.
In einer weiteren bevorzugten Ausführung kann der Schritt der Erzeugung von Gräben 17 auch bereits während der Frontendprozessierung durchgeführt werden. Das dabei entste­ hende Problem, daß die Gräben bei den Belackungsschritten homogene Lackschichten verhindern, erfordert das Auffüllen der Gräben beispielsweise mit einem Plasmaoxid. Die­ ses Füllmaterial muß jedoch wieder entfernt werden.
Aus dem Einfügen von unter die Wasserstoffschicht reichenden Gräben 17 resultiert bei nachfolgender Prozessierung in der bereits dargelegten Weise, daß die integrierten Schaltkreise einzeln an dem Träger befestigt sind.
Fig. 4 zeigt eine vorteilhafte Ausführung des Erwärmungsschrittes durch seitliches Einstrah­ len mittels Lasern. Dabei erfolgt nicht, wie in Fig. 2 und 3 beschrieben, die Wärmezufuhr von unten durch das Substrat, sondern durch laterale Einstrahlung 18. Der Laserstrahl wird dabei bevorzugterweise fokussiert.
In einer weiteren vorteilhaften Ausführung gemäß Fig. 4b wird der prozessierte und mit einem Träger 13 in Verbindung stehende Wafer 19 gedreht, wobei die vergrabene Was­ serstoffschicht seitlich durch mehrere radiale Laserstrahlen 18 erwärmt wird. Dies führt zu der in Fig. 4c dargestellten Trennung der integrierten Schaltkreise vom Restsubstrat 15. Dieses Verfahren läßt sich sowohl mit Wafern durchführen, die Gräben aufweisen, als auch mit solchen, die keine Gräben aufweisen.
Fig. 5 zeigt eine weitere vorteilhafte Ausführung des Erwärmungsschrittes zur Einzelchipab­ lösung. Dabei wird der Träger nach Aufbringen auf die integrierten Schaltkreise durch vor­ zugsweise Sägen strukturiert, wie in Fig. 5a dargestellt. Nach seitlicher Einstrahlung 18 des Lasers zum Auftrennen der Wasserstoffschicht 7 lassen sich einzelne integrierte Schalt­ kreise mit dem zugehörigen Abschnitt des Trägers 20 entfernen. Fig. 5a verdeutlicht die Ablösung eines einzelnen Chips 20. Fig. 5b zeigt eine Draufsicht eines solchermaßen strukturierten Wafers und Trägermaterials und verdeutlicht das zeilenweise und somit gruppenweise Abtrennen von integrierten Schaltkreisen.
In einer weiteren bevorzugten Ausführung gemäß Fig. 6 wird zusätzlich ein zweiter Laser­ strahl 19 verwendet, der von oben in die Gräben 17 einstrahlt und auf die Substratober­ fläche trifft. Dabei ist es vorteilhaft, das Profil der Gräben 17 V-förmig auszuführen. Diese V-Profile 21 können durch KOH-Ätzung (Kaliumhydroxid-Lauge) erreicht werden. Der Laser­ strahl 19 wird durch die V-förmige Ausführung 21 der Gräben 17 an den schräg verlaufen­ den Flächen reflektiert und in die Wasserstoffschicht eingespeist. Mittel dieses Verfahrens wird die Einzelchipablösung weiterhin verbessert.

Claims (32)

1. Verfahren zur Herstellung integrierter Schaltkreise mit folgenden Schritten:
zumindest teilweises Erzeugen der integrierten Schaltkreise in einem Oberflächenbereich eines Substrates,
Verändern der Beschaffenheit des Substratmaterials in einer Schicht des Substrates, die unterhalb des Oberflächenbereichs liegt und
Abtrennen des Oberflächenbereichs des Substrates von dem unterhalb der veränderten Schicht gelegenen Teil des Substrats durch Erwärmen der veränderten Schicht.
2. Verfahren nach Anspruch 1, wobei als Substrat zumindest ein Teil eines Halbleiterwafers, vorzugsweise aus Silizium, verwendet wird.
3. Verfahren nach Anspruch 1 oder 2, wobei das zumindest teilweise Erzeugen der integrierten Schaltkreise CMOS-Prozeßschritte umfaßt.
4. Verfahren nach einem der Ansprüche 1 bis 3, wobei das Verändern der Beschaffenheit des Substratmaterials durch Ionenimplantation erreicht wird.
5. Verfahren nach Anspruch 4, wobei Ionen leichter Elemente, vorzugsweise des Wasserstoffs oder Heliums, verwendet werden.
6. Verfahren nach Anspruch 4 oder 5, wobei die Ionenimplantation zu einem Zeitpunkt durchgeführt wird, zu dem die Topographie des Oberflächenbereiches weitgehend eben ist und eine örtlich weitgehend gleichförmige Eindringtiefe der Ionen gewährleistet ist.
7. Verfahren nach einem der Ansprüche 4 bis 6, wobei während der Ionenimplantation vorbestimmte Teile der Oberfläche durch eine Maskierungsschicht bedeckt sind, die für die verwendeten Ionen weitgehend nicht durchlässig ist.
8. Verfahren nach Anspruch 7, wobei die Maskierungsschicht photolithographisch strukturiert wird.
9. Verfahren nach Anspruch 7 oder 8, wobei die Maskierungsschicht eine Schicht mit geeigneter Dicke und Dichte eines Metalls, vorzugsweise Wolfram, ist.
10. Verfahren nach Anspruch 7 oder 8, wobei die Maskierungsschicht eine Schicht aus einem Dielektrikum, vorzugsweise einem organischen Polymer, insbesondere Photolack, ist.
11. Verfahren nach einem der Ansprüche 1 bis 10, wobei der Oberflächenbereich zumindest während des Schrittes des Abtrennens mechanisch mittels eines Trägers fixiert wird.
12. Verfahren nach Anspruch 11, wobei der Träger vorzugsweise durch einen Sägevorgang in mehrere nicht zusammenhängende Teile getrennt wird.
13. Verfahren nach einem der Ansprüche 1 bis 12, wobei in den Oberflächenbereich Gräben eingefügt werden, durch die der Oberflächenbereich in mehrere nicht zusammenhängende Teile getrennt wird, die nachfolgend einzeln oder gruppenweise abgetrennt werden können.
14. Verfahren nach Anspruch 13, wobei das Einfügen der Gräben in den Oberflächenbereich naßchemisch erfolgt.
15. Verfahren nach Anspruch 13, wobei das Einfügen der Gräben in den Oberflächenbereich durch Trockenätzen erfolgt.
16. Verfahren nach Ansprüche 13, wobei das Einfügen der Gräben in den Oberflächenbereich mittels eines Lasers, durch Sägen oder Schneiden erfolgt.
17. Verfahren nach einem der Ansprüche 13 bis 16, wobei die Gräben schräg verlaufende Seitenflächen aufweisen.
18. Verfahren nach einem der Ansprüche 1 bis 17, wobei das Erwärmen der veränderten Schicht durch einen RTP-Prozeß, durch Ultraschall- oder Mikrowelleneinstrahlung oder mittels eines Lasers erfolgt.
19. Verfahren nach Anspruch 17 und 18, wobei die Lasereinstrahlung von oben in die Gräben erfolgt.
20. Verfahren nach einem der Ansprüche 1 bis 17, wobei das Erwärmen der veränderten Schicht mittels zumindest eines Lasers, vorzugsweise eines IR- oder NdYAG-Lasers, erfolgt wobei die vom Laser emittierte Strahlung überwiegend durch die veränderte Schicht absorbiert wird.
21. Verfahren nach Anspruch 20, wobei die emittierte Strahlung von unten, d. h. der den integrierten Schaltkreisen abgewandten Seite, auf die veränderte Schicht trifft.
22. Verfahren nach Anspruch 20, wobei die emittierte Strahlung im wesentlichen lateral auf die veränderte Schicht trifft.
23. Verfahren nach Anspruch 22, wobei zur lateralen Einstrahlung mehrere Laser radial um das Substrat herum angeordnet sind.
24. Verfahren nach Ansprüche 23, wobei das Substrat während des Schrittes des Abtrennens des Oberflächenbereiches gedreht wird.
25. Verfahren nach Anspruch 22, wobei die laterale Einstrahlung nur Teile des Substrates erfaßt, um nur Teile des Oberflächenbereiches abzutrennen.
26. Verfahren nach Anspruch 25, wobei das Substrat zusätzlich vertikal mittels eines Lasers bestrahlt wird.
27. Verfahren nach einem der Ansprüche 1 bis 26, wobei im Schritt des Abtrennens des Oberflächenbereiches eine Ätzflüssigkeit verwendet wird.
28. Verfahren nach einem der Ansprüche 1 bis 27, wobei die integrierten Schaltkreise Leistungstransistoren enthalten.
29. Verfahren nach einem der Ansprüche 1 bis 28, wobei das Substrat mechanisch vorgespannt ist.
30. Verfahren zur Herstellung von Bauelementen, die Solarzellen, mikromechanische Aktuatoren und/oder Sensoren enthalten, mit folgenden Schritten:
zumindest teilweises Erzeugen der Bauelemente in einem Oberflächenbereich eines Substrates,
Verändern der Beschaffenheit des Substratmaterials in einer Schicht des Substrates, die unterhalb des Oberflächenbereichs liegt und
Abtrennen des Oberflächenbereichs des Substrates von dem unterhalb der veränderten Schicht gelegenen Teil des Substrats durch Erwärmen der veränderten Schicht.
31. Verfahren nach Anspruch 1 oder 30, wobei weiterhin der Schritt des Einhäusens des abgetrennten Oberflächenbereichs des Substrates enthalten ist.
32. Verfahren nach Anspruch 31, wobei das Einhäusen durch Drahtbonden oder das Flipchip-Verfahren erfolgt.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005052357A1 (de) * 2005-09-01 2007-03-15 Osram Opto Semiconductors Gmbh Verfahren zum lateralen Zertrennen eines Halbleiterwafers und optoelektronisches Bauelement
DE102006032488A1 (de) * 2006-07-13 2008-01-17 Infineon Technologies Ag Vorrichtung und Verfahren zur Bearbeitung von Wafern
DE10324751B4 (de) * 2003-05-30 2009-01-22 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleiter-Struktur mit einem Halbleitersubstrat und mit diesem Verfahren hergestellte Halbleiter-Struktur
DE102011055364A1 (de) * 2011-11-15 2013-05-23 Hochschule für Angewandte Wissenschaft und Kunst - Hildesheim/Holzminden/Göttingen Verfahren zum Materialabtrag an Glasoberflächen

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6246158B1 (en) * 1999-06-24 2001-06-12 Sensant Corporation Microfabricated transducers formed over other circuit components on an integrated circuit chip and methods for making the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5374564A (en) * 1991-09-18 1994-12-20 Commissariat A L'energie Atomique Process for the production of thin semiconductor material films
EP0703608A1 (de) * 1994-09-23 1996-03-27 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe Verfahren zur Herstellung begrabener Oxidschichten in einem Silizium-Wafer
US5559043A (en) * 1994-01-26 1996-09-24 Commissariat A L'energie Atomique Method for placing semiconductive plates on a support

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5374564A (en) * 1991-09-18 1994-12-20 Commissariat A L'energie Atomique Process for the production of thin semiconductor material films
US5559043A (en) * 1994-01-26 1996-09-24 Commissariat A L'energie Atomique Method for placing semiconductive plates on a support
EP0703608A1 (de) * 1994-09-23 1996-03-27 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe Verfahren zur Herstellung begrabener Oxidschichten in einem Silizium-Wafer

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10324751B4 (de) * 2003-05-30 2009-01-22 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleiter-Struktur mit einem Halbleitersubstrat und mit diesem Verfahren hergestellte Halbleiter-Struktur
DE102005052357A1 (de) * 2005-09-01 2007-03-15 Osram Opto Semiconductors Gmbh Verfahren zum lateralen Zertrennen eines Halbleiterwafers und optoelektronisches Bauelement
US7943484B2 (en) 2005-09-01 2011-05-17 Osram Opto Semiconductors Gmbh Method for laterally cutting through a semiconductor wafer and optoelectronic component
DE102006032488A1 (de) * 2006-07-13 2008-01-17 Infineon Technologies Ag Vorrichtung und Verfahren zur Bearbeitung von Wafern
DE102006032488B4 (de) * 2006-07-13 2008-09-25 Infineon Technologies Ag Verfahren zur Bearbeitung von Wafern
DE102011055364A1 (de) * 2011-11-15 2013-05-23 Hochschule für Angewandte Wissenschaft und Kunst - Hildesheim/Holzminden/Göttingen Verfahren zum Materialabtrag an Glasoberflächen
DE102011055364A8 (de) * 2011-11-15 2013-08-01 Hochschule Für Angewandte Wissenschaft Und Kunst Hildesheim/Holzminden/Göttingen Verfahren zum Materialabtrag an Glasoberflächen

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