EP1051747A1 - Verfahren zur herstellung integrierter schaltkreise - Google Patents

Verfahren zur herstellung integrierter schaltkreise

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EP1051747A1
EP1051747A1 EP98965667A EP98965667A EP1051747A1 EP 1051747 A1 EP1051747 A1 EP 1051747A1 EP 98965667 A EP98965667 A EP 98965667A EP 98965667 A EP98965667 A EP 98965667A EP 1051747 A1 EP1051747 A1 EP 1051747A1
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EP
European Patent Office
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layer
substrate
integrated circuits
components
surface area
Prior art date
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Withdrawn
Application number
EP98965667A
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English (en)
French (fr)
Inventor
Karl Haberger
Andreas Plettner
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Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Original Assignee
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
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Filing date
Publication date
Application filed by Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV filed Critical Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Publication of EP1051747A1 publication Critical patent/EP1051747A1/de
Withdrawn legal-status Critical Current

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Definitions

  • silicon is predominantly used as a semiconductor for the production of integrated circuits.
  • the circuits are manufactured on substrates, which are preferably designed as wafers. These wafers consist of monocrystalline silicon, typically 700 ⁇ m thick, and have a diameter of, for example, 200 mm.
  • the choice of a thickness of 700 ⁇ m is procedurally dependent on the precision and yield of the wafers being cut from the crystal rod and the subsequent polishing. Furthermore, the stability and thermal mass required for the manufacturing processes of the integrated circuits limit the choice of the thickness of the wafers.
  • the wafers are opened Residual thicknesses of 200 to 120 ⁇ m are thinned and then divided into chips by a sag step. These chips are finally installed in housings or chip cards
  • Monok ⁇ stallines silicon can not be machined. Therefore, grinding and rags are mainly used as mechanical thinning processes. Due to the better layer thickness control and less surface damage, grinding is usually preferred to the rag.
  • the back of the Wafers are mechanically applied to a desired residual thickness using abrasive paste and suitable abrasive carriers.However, this process produces micronses in the monocrystalline substrate, which continue into the component region of the wafer and can prevent the circuits from functioning properly. This problem results in a limitation in terms of achievable residual thickness
  • the substrates can be subjected to a CMP process (chemical mechanically polishing) in order to smooth the surface and to set a desired thickness
  • SOI wafers Silicon On Insulator
  • SOI wafers Silicon On Insulator
  • This insulator layer can prevent the microns from penetrating and also serves as a thinning stop in selective etching and grinding processes
  • Such SOI wafers can be produced using SIMOX technology (Separation by IMplantation of OXygen). Oxygen is implanted in high doses in the silicon substrate, the oxygen forming a buried insulating SiO 2 layer after a temperature step. The layers produced in this way have a high defect thickness and a limited layer thickness of the insulating oxide
  • Almost perfectly monocrystalline useful layers can be produced using the BESOI technology (bonded and etched-back silicone on insulator).
  • the BESOI process serves the purpose of Transfer of a mono-stable silicon layer, which is located on an etch stop layer of a silicon substrate, to a second silicon substrate.
  • a thermal oxide is first produced on the surface of the second silicon substrate using known methods one of the oxidized surfaces of the second silicon substrate stands. Subsequent heating of both substrates binds them together firmly (wafer bonding).
  • the first substrate is thinned by grinding and polishing, followed by a chemical etching step, which is delimited by the etching stop layer Etch stop layer selectively removed
  • the main technological problem with this technique lies in the thinning of the wear layer, in particular in achieving the required uniformity
  • the invention is therefore based on the object of specifying a method for producing integrated circuits on a thin supporting layer which does not require a thinned or otherwise complexly processed wafer as the starting material This object is achieved by the subject matter of claims 1 and 30
  • the nature of the substrate material in a layer of the substrate is first changed.This changed layer lies below the surface area in which the components are located.
  • the circuits can Finally, in the annealing step, the surface area of the substrate is separated from the part of the substrate below the modified layer by heating the changed layer.
  • FIG. 3 shows wafer sectional representations of a CMOS process according to the invention with inserted trench
  • Fig. 6 advantageous execution of the heating pad by using a second laser beam for single chip detachment
  • the invention is described below using the example of silicon technology, in particular CMOS processing.
  • the known production of components for integrated circuits on a silicon substrate requires production steps, the temperature of which at the start of the process is approximately 1000 ° C. and monotonous from processing step to manufacturing step during processing
  • Front end processes which include the manufacture of the wells, the drain / source and the gate areas, are distinguished from back end processes, which accomplish the metallization for contacting the active components.
  • back end processes only comparatively low temperatures of about 450 ° C
  • the step of changing the nature of the substrate material in a layer of the substrate which is below the surface area is preferably carried out between the front-end processes 1 and the back-end processes 2 the implantation of hydrogen ions is used for this.
  • the buried hydrogen layer produced by implantation should lie below the components. With a depth of the CMOS wells of approximately 2 to 3 ⁇ m, 5 ⁇ m should therefore preferably be provided as the depth for the hydrogen layer. This can be achieved by ion implantation at an energy of approximately 500 keV.
  • the step of separating the surface area of the substrate from the part of the substrate lying below the hydrogen layer is carried out by heating the hydrogen layer.
  • the substrate 3 carries components that have already been front-processed. These have parts that are in a layer 4 below the substrate surface (wells, drain / source areas) and parts in a layer 5 above the substrate surface (gate oxides). The transistors are not yet metallized at this point. Furthermore, the surface of the wafer is largely planar. In section 2a, the implantation ion beam 6 can also be seen, which penetrates the surface of the substrate vertically and ends predominantly abruptly at a predetermined depth. Section 2b shows a section of the wafer and clarifies the transistor region and the planar surface.
  • the hydrogen layer 7 produced by the implantation is also shown below the surface by indicating the microbubbles.
  • Section 2c again shows the enlargement of a section and clarifies the spatial arrangement of the hydrogen layer 7 in relation to the parts of an individual transistor.
  • the gate oxide 9 is already formed.
  • Sectional image 2d shows a section of the wafer after back-end processing 2.
  • the metallization required for contacting the components has now been added to the arrangement. The components are thus finished.
  • Section 2e shows the step of separating the surface area of the substrate from the part below the hydrogen layer by heating.
  • the hydrogen layer 7 is heated by a heat supply 14, which triggers the cleavage process.
  • Section 2f shows the arrangement after this step has been carried out and illustrates it physical separation of the surface area 16 from the rest 15 of the substrate
  • the heating of the hydrogen layer is preferably carried out by heating the entire arrangement.
  • an RTP process rapid thermal processing
  • Ultrasound or microwave sources can also be used.
  • lasers preferably IR or NdYAG laser used It is particularly advantageous that the radiation emitted by the laser is predominantly absorbed by the hydrogen layer.As a result, the hydrogen expands and causes the substrate to break open along the hydrogen layer.
  • the strong temperature gradient and the mechanical ones introduced by the component implementation support this Tensioning the Separation Process
  • the hydrogen layer is heated for a very short time and locally limited
  • an extremely thin, component-bearing layer is created by separating the surface area from the lower part 15 of the substrate, which layer is mechanically highly sensitive.
  • this layer is mechanically fixed before the separation by heating the hydrogen layer.This is preferably done by gluing on a carrier 13, which can be designed as a silicon wafer.
  • a mechanical holding device is used which works by means of negative pressure or electrostatic or magnetic forces
  • the integrated circuits can remain connected to the carrier material or the back can be applied to other carrier materials.
  • the latter can be used for further processing by wire bonding "FlipChip" or housing, with the original carrier being removed from the front.
  • the carrier material can be metallic or insulating. It can also be flexible and subject to extensive expansion
  • the remaining substrate 15 is preferably used again for the further production of integrated circuits on thin substrate layers.
  • it has to be post-treated, which can preferably be done by chemomechanical smoothing by means of the aforementioned CMP polishing.
  • the reuse leads to optimal use of the highly pure material Silicon and represents a considerable cost saving in the manufacture of integrated circuits compared to the conventional manufacturing process
  • MOS transistors for example, have channel regions in the region of the gate oxide, the purity of which has a significant influence on the electrical properties of the transistor.
  • the gate region is therefore formed by means of a masking layer 10 wa.
  • This layer has a suitable thickness and density due to appropriate mass coverage.
  • the specifically dense tungsten or a thick photoresist is preferably used.
  • this masking layer is produced photographically using the masks used for the production of the gate regions
  • trenches 17 are produced in the silicon up to the implanted hydrogen layer. This process can be carried out by wet chemical etching (KOH ethyl diamine, hydrazine etc) or be carried out by dry-erase processes. However, the trenches can also be produced by sawing or cutting processes. In a preferred embodiment, these trenches are produced at the locations of the chip boundaries which are later specified by the sawing streets generate This enables the individual or group separation of integrated circuits
  • the step of producing trenches 17 can already be carried out during the front-end processing.
  • the problem that arises in that the trenches in the coating layers prevent homogeneous layers of paint requires the trenches to be filled up, for example, with a plasma oxide. However, this film material must be removed again become
  • FIG. 4 shows an advantageous embodiment of the heating section by lateral irradiation by means of lasers.
  • the heat is not supplied from below through the substrate, but by lateral irradiation.
  • the laser beam is preferably focused
  • the processed wafer 19, which is connected to a carrier 13, is rotated, the buried hydrogen layer being heated laterally by a plurality of radial laser beams 18. This leads to the separation of the integrated circuits from the residual substrate 15 shown in FIG. 4c.
  • This method can be carried out both with wafers which have trenches and with those which have no trenches.
  • FIG. 5 shows a further advantageous embodiment of the heating pad for single chip detachment.
  • the carrier is structured by preferably sagas, as shown in FIG. 5a.
  • FIG. 5a illustrates the detachment of an individual chip 20.
  • FIG. 5b shows a plan view of a wafer and carrier material structured in this way and illustrates this line by line and thus disconnecting integrated circuits in groups.
  • a second laser beam 19 is additionally used, which irradiates into the trenches 17 from above and strikes the substrate surface. It is advantageous to make the profile of the trenches 17 V-shaped. These V-profiles 21 can be achieved by KOH etching (potassium hydroxide lye). The laser beam 19 is reflected by the V-shaped design 21 of the trenches 17 on the inclined surfaces and fed into the hydrogen layer. The single chip detachment is further improved by this method.
  • the masking layer is a layer with a suitable thickness and density of a metal, preferably tungsten
  • the masking layer is a layer made of a dielectric, preferably an organic polymer, in particular photoresist
  • Laser takes place, wherein the radiation emitted by the laser is mainly absorbed by the changed layer.

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Abstract

Ein Verfahren zur Herstellung integrierter Schaltkreise und Bauelemente wird bereitgestellt. Zur Herstellung integrierter Schaltkreise auf dünnen Halbleiterschichten werden bisher Substrate zunächst gedünnt oder dünne Schichten mittels verschiedener Verfahren erzeugt. Die Herstellung der integrierten Schaltkreise erfolgt anschließend in einer getrennten Prozessierung. Das neue Verfahren soll die Herstellung integrierter Schaltkreise auf dünnen Halbleiterschichten ermöglichen, bei der als Ausgangsmaterial herkömmliche Wafer verwendet werden. In die bekannten Schritte zum Erzeugen integrierter Schaltkreise auf einem Substrat werden an geeigneter Stelle ein Schritt zum Verändern der Beschaffenheit des Substratmaterials in einer Schicht unterhalb der Bauelemente und ein Schritt des Abtrennens der die Bauelemente enthaltenden Schicht vom Restsubstrat eingefügt. Das Verfahren kann insbesondere in der Silizium-CMOS-Technologie verwendet werden. Es ermöglicht die Wiederverwendbarkeit des als Ausgangsmaterial verwendeten Substrates. Ferner ermöglicht es die Ablösung einzelner Chips vom Wafer.

Description

Verfahren zur Herstellung integrierter Schaltkreise
In der Halbleitertechnik wird zur Herstellung integrierter Schaltkreise überwiegend Silizium als Halbleiter verwendet Dabei werden die Schaltkreise auf Substraten gefertigt, die vorzugsweise als Wafer ausgeführt sind Diese Wafer bestehen aus monokπstalhnem Silizium von typischerweise 700 μm Dicke und besitzen einen Durchmesser von beispielsweise 200 mm Die Wahl einer Dicke von 700 μm ist verfahrenstechnisch durch die Präzision und Ausbeute des Sagens der Wafer aus dem Kristallstab und des anschließenden Polierens bedingt Ferner begrenzen die für die Herstellungsprozesse der integrierten Schaltkreise notwendige Stabilität und thermische Masse die Wahl der Dicke der Wafer Nach der halbleitertechnologischen Fertigung werden die Wafer auf Restdicken von 200 bis 120 μm gedunnt und anschließend durch einen Sageschritt in Chips geteilt Diese Chips werden schließlich in Gehäuse oder auch Chipkarten eingebaut
Die elektrischen Vorgange in hochintegrierten Halbleiterschaltkreisen vollziehen sich lediglich im obersten Schichtbereich des Halbleiterkπstalis Dies ist eine Voraussetzung für die durch die Planartechnik ermöglichte Hochintegration Es ist daher in der Halbleitertechnik seit längerem bekannt, daß es vorteilhaft ist die für die Integration von Bauelementen verwendete Halbleiternutzschicht dünn auszufuhren, wodurch die Masse und die Bauhohe deutlich verringert werden Ferner werden die integrierten Schaltungen flexibel und passen sich dem thermomechanischen Verhalten ihrer Unterlagen an Die Erfordernisse an die Schichtdicke und ihre Gleichförmigkeit variieren dabei entsprechend der Art der Schaltkreise, wobei die entsprechenden Anforderungen bei Sensoren sowie bipolaren und Leistungsbauelementen geringer sind als in der CMOS-VLSI-Technologie oder bei Kombinationen von bipolaren und CMOS-Schaltkreisen (BiCMOS)
Monokπstallines Silizium kann nicht spanabhebend bearbeitet werden Es werden daher als mechanische Dunnungsprozesse überwiegend Schleifen und Lappen verwendet Aufgrund der besseren Schichtdickenkontrolle und geringeren Oberflachenbeschadigungen wird das Schleifen dem Lappen üblicherweise vorgezogen Beim Schleifen wird die Ruckseite des Wafers mechanisch mittels Schleifpaste und geeigneten Schleifmitteltragem bis zu einer gewünschten Restdicke angetragen Jedoch werden durch diesen Prozeß im monokristallinen Substrat Mikronsse erzeugt, die sich bis in die Bauelementeregion des Wafers fortsetzen und das fehlerfreie Funktionieren der Schaltkreise verhindern können Aufgrund dieser Problematik ergibt sich eine Beschrankung hinsichtlich der erreichbaren Restdicke
Für das weitere Dünnen des Substrates müssen in der Regel besonders schonende Po er- verfahren eingesetzt werden Beispielsweise können die Substrate einem CMP-Verfahren (chemical mechanically polishing) unterworfen werden, um die Oberflache zu glatten und eine erwünschte Dicke einzustellen
Neben den beschriebenen Verfahren zum Dünnen eines Substrates sind ferner verschiedene Techniken entwickelt worden, die der Herstellung dunner Schichten dienen
Bei der SOS-Technik (Silicon On Sapphire) wird eine Siiiziumschicht heteroepitaktisch auf einen Saphirkπstali aufgewachsen Die durch dieses epitaktische Verfahren erzielbare dünne Siiiziumschicht weist den Nachteil einer schlechten Kπstallqualitat auf Zusätzlich stört bei dieser Technologie das aus dem Saphirtrager ausdiffundierende Aluminium
Ferner werden SOI-Wafer (Silicon On Insulator) verwendet, die in einer Tiefe von einigen Mikrometern unter der Oberflache eine vergrabene Isolatorschicht besitzen Diese Isolator- schicht kann das Vordringen der Mikronsse verhindern und dient zugleich als Dunnungsstopp bei selektiven Atz- und Schleifprozessen
Solche SOI-Wafer können mittels der SIMOX-Technik (Separation by IMplantation of OXygen) hergestellt werden Dabei wird Sauerstoff in hohen Dosen in das Siliziumsubstrat implantiert, wobei der Sauerstoff nach einem Temperaturschritt eine vergrabene isolierende Sι02-Schιcht bildet Die so hergestellten Schichten weisen eine hohe Defektdicke sowie eine beschrankte Schichtdicke des isolierenden Oxids auf
Nahezu perfekt monokπstalline Nützschichten lassen sich dagegen mittels der BESOI-Technik (Bonded and Etched-back Silicon On Insulator) erzeugen Der BESOI-Prozeß dient der Übertragung einer monokπstallinen Siiiziumschicht, die sich auf einer Atzstoppschicht eines Siliziumsubstrates befindet, auf ein zweites Siliziumsubstrat Dazu wird zunächst mittels bekannter Verfahren auf der Oberfläche des zweiten Si ziumsubstrats ein thermisches Oxid erzeugt Anschließend werden beide Substrate so miteinander verbunden daß die monokπstalline Siiiziumschicht in engem Kontakt zu einer der oxidierten Oberflachen des zweiten Sihziumsubstrats steht Durch das anschließende Erwarmen beider Substrate werden diese fest miteinander verbunden (Wafer-Bonding) Anschließend wird das erste Substrat durch Schleifen und Polieren gedunnt, wonach ein chemischer Atzschritt folgt, der durch die Atzstoppschicht begrenzt wird Schließlich wird die Atzstoppschicht selektiv entfernt Das technologische Hauptproblem bei dieser Technik liegt in dem Dünnen der Nutzschicht insbesondere in dem Erreichen einer erforderlichen Gleichmäßigkeit
Aus US 5,374 564 ist eine andere Schichttransfertechnologie bekannt, bei der mittels Ionenimplantation von Wasserstoff oder einem Edelgaselement in ein Halbleitermateπal eine vergrabene Wasserstoff- oder Edelgaselementschicht in einer Tiefe von wenigen Mikrometern entsteht, in der sich aufgrund des Diffusionsverhaltens des implantierten Materials Mikroblasen bilden Nach dem Schritt des Wafer-Bondings zur Stabilisierung der Deckschicht durch eine Tragerschicht fuhrt ein sich anschließender Temperprozeß zum Absprengen der Deckschicht Dieses Verfahren wurde von M Bruel und der Firma SOITEC unter der geschützten Bezeichnung "SmartCut" zur Einsatzreife für die kommerzielle Fertigung von SOI-Wafern entwickelt
Die Herstellung von integrierten Schaltkreisen, die sich auf einer dünnen tragenden Schicht befindeii, bedarf der Herstellung einer dünnen Schicht Mit den oben beschriebenen Verfahren ist dies lediglich in technologisch aufwendiger Weise, zumeist unter Anwendung mehrerer Dunnungstechniken, möglich Dabei wird mit den beschriebenen Verfahren zunächst der rohe Wafer behandelt Erst anschließend können die integrierten Schaltkreise aufgebracht werden
Der Erfindung liegt somit die Aufgabe zugrunde, ein Verfahren zur Herstellung integrierter Schaltkreise auf einer dünnen tragenden Schicht anzugeben das als Ausgangsmateπal keinen gedunnten oder anderweitig aufwendig prozessierten Wafer benotigt Diese Aufgabe wird durch den Gegenstand der Patentansprüche 1 und 30 gelost
Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteranspruche
Die mit der Erfindung erzielten Vorteile bestehen insbesondere dann, daß durch Hinzufugen lediglich zweier Prozeßschritte in eine übliche Prozessierung eines standardmäßig verwendeten Wafers die Herstellung integrierter Schaltkreise auf einer dünnen Schicht ermöglicht wird Dabei können die eingefugten Prozessierungsschπtte mit bekannten Vorrichtungen ausgeführt werden
Erfindungsgemaß wird zu einem Zeitpunkt, zu dem integrierte Schaltkreise bereits zumindest teilweise erzeugt worden sind zunächst die Beschaffenheit des Substratmatenals in einer Schicht des Substrates verändert Diese veränderte Schicht liegt unterhalb des Oberflachenbereiches, in dem sich die Bauelemente befinden Nach dem Erzeugen der veränderten Schicht können die Schaltkreise weiterprozessiert werden Schließlich wird im Temperschritt durch Erwarmen der veränderten Schicht der Oberflachenbereich des Substrats von dem unterhalb der veränderten Schicht gelegenen Teils des Substrats abgetrennt Die Erfindung lehrt somit die Dunnung von Substraten die bereits Bauelemente tragen
Das Einfugen der bekannten Prozeßschritte in eine herkömmliche Prozeßfolge zur Herstellung integrierter Schaltkreise sollte dabei so erfolgen, daß weder die elektrischen Eigenschaften der integrierten Schaltkreise durch die eingefugten Schritte beeinträchtigt werden noch das Abtrennen des Oberflachenbereiches des Substrates wahrend eines anderen Prozeßschrittes versehentlich erfolgt Vorzugsweise wird daher das für den Abtrennvorgang notwendige Temperatur-Zeit-Produkt (thermisches Budget) berücksichtigt, um sicherzustellen, daß vor dem gewünschten Zeitpunkt der Abtrennung die für die Abtrennung erforderliche Temperatur nicht erreicht wird
Das erfindungsgemaße Verfahren kann auch zur Herstellung von Solarzellen, mikromechanischen Aktuatoren und/oder Sensoren an Stelle der oder zusätzlich zu den integrierten Schaltkreisen angewendet werden Bevorzugte Ausfuhrungsbeispiele der Erfindung werden unter Bezugnahme auf die beiliegenden Zeichnungen naher erläutert Dabei zeigen die Zeichnungen im einzelnen
Fig 1 Temperaturverlauf wahrend einer erfindungsgemaßen CMOS-Prozessierung,
Fig 2 Wafer-Schnittdarstellungen eines erfindungsgemaßen CMOS-Prozesses,
Fig 3 Wafer-Schnittdarstellungen eines erfindungsgemaßen CMOS-Prozesses mit eingefugten Graben,
Fig 4a bis 4c vorteilhafte Ausfuhrung des Erwarmungsschπttes durch seitliches Einstrahlen mittels Lasern,
Fig 5a und 5b vorteilhafte Ausfuhrung des Erwarmungsschπttes zur Einzelchipablosung,
Fig 6 vorteilhafte Ausfuhrung des Erwarmungsschπttes durch Verwenden eines zweiten Laserstrahls zur Einzelchipablosung
Die Erfindung wird im folgenden am Beispiel der Siliziumtechnologie, insbesondere der CMOS-Prozessierung, beschrieben Die bekannte Fertigung von Bauelementen für integrierte Schaltkreise auf einem Siliziumsubstrat erfordert Fertigungsschritte, deren Temperatur zur Prozeßbeginn bei etwa 1000°C liegt und wahrend des Prozessierung monoton von Fertigungsschritt zu Fertigungsschritt abnimmt Es werden Frontend-Prozesse, die die Herstellung der Wannen, der Drain/Source- und der Gatebereiche umfaßt von Backend- Prozessen unterschieden, die die Metallisierung zur Kontaktierung der aktiven Bauelemente bewerkstelligt Wahrend der Backend-Prozessierung treten nur noch vergleichsweise geringe Temperaturen von etwa 450°C auf
Fig 1 zeigt den Temperaturverlauf wahrend einer erfindungsgemaß modifizierten CMOS- Prozessierung Dabei wird zwischen die Frontendprozesse 1 und die Backend-Prozesse 2 der Schritt des Veranderns der Beschaffenheit des Substratmatenals in einer Schicht des Substrates, die unterhalb des Oberflachenbereichs liegt, durchgeführt Vorzugsweise wird hierzu die Implantation von Wasserstoffionen verwendet. Es können jedoch auch Heiium oder Ionen anderer leichter Elemente verwendet werden. Die mittels Implantation hergestellte vergrabene Wasserstoffschicht soll unterhalb der Bauelemente liegen. Bei einer Tiefe der CMOS-Wannen von etwa 2 bis 3 μm sind daher als Tiefe für die Wasserstoffschicht vorzugsweise 5 μm vorzusehen. Dies kann durch eine Ionenimplantation bei einer Energie von etwa 500 keV erzielt werden.
Nachdem die integrierten Schaltkreise durch die Back-end-Prozessierung fertiggestellt worden sind, erfolgt der Schritt des Abtrennens des Oberflachenbereiches des Substrates von dem unterhalb der Wasserstoffschicht gelegenen Teil des Substrates durch Erwärmen des Wasserstoffschicht.
Fig. 2 zeigt Waferschnittdarstellungen eines solchen, erfindungsgemäßen modifizierten CMOS-Prozesses. Im Schritt 2a trägt das Substrat 3 bereits frontendprozessierte Bauelemente. Diese besitzen zum einen Teile, die sich in einer Schicht 4 unterhalb der Substrat- oberfiäche befinden (Wannen, Drain/Source-Bereiche) und zum anderen Teiie in einer Schicht 5 oberhalb der Substratoberfläche (Gateoxide). Die Transistoren sind zu diesem Zeitpunkt noch nicht metallisiert. Ferner ist die Oberfläche des Wafers weitgehend planar. Im Schnittbild 2a ist weiterhin der Implantationsionenstrahl 6 zu sehen, der die Oberfläche des Substrates senkrecht durchstößt und überwiegend abrupt in einer vorbestimmten Tiefe endet. Schnittbild 2b zeigt einen Ausschnitt aus dem Wafer und verdeutlicht das Transistorgebiet und die planare Oberfläche. Femer ist die durch die Implantation erzeugte Wasserstoffschicht 7 unter der Oberfläche durch Andeutung der Mikroblasen dargestellt. Schnittbild 2c stellt wiederum die Vergrößerung eines Ausschnittes dar und verdeutlicht die räumliche Anordnung der Wasserstoffschicht 7 zu den Teilen eines einzelnen Transistors. Neben den Drain/Source- Bereichen 8 ist bereits das Gateoxid 9 ausgebildet.
Schnittbild 2d zeigt einen Ausschnitt des Wafers nach der Backend-Prozessierung 2. Der Anordnung ist nunmehr die für die Kontaktierung der Bauelemente notwendige Metallisierung hinzugefügt. Die Bauelemente sind somit fertig hergestellt. Im Schnittbild 2e ist der Schritt des Abtrennens des Oberflachenbereiches des Substrats von dem unterhalb der Wasserstoffschicht gelegenen Teil durch Erwarmen dargestellt Dabei wird die Wasserstoffschicht 7 durch eine Wärmezufuhr 14 erwärmt, wodurch der Abspaltprozeß ausgelost wird Schnittbild 2f zeigt die Anordnung nach Durchfuhrung dieses Schrittes und verdeutlicht die physikalische Trennung des Oberflachenbereichs 16 vom Rest 15 des Substrates
Die Erwärmung des Wasserstoffschicht wird vorzugsweise durch Erwärmung der gesamten Anordnung vollzogen In einer bevorzugten Ausfuhrung kann hierzu ein RTP-Prozeß (rapid thermal processing) angewendet werden Alternativ dazu können auch Ultraschall- oder Mikrowellenquellen verwendet werden In einem weiteren Ausfuhrungsbeispiel werden Laser, bevorzugt IR- oder NdYAG-Laser verwendet Dabei ist es besonders vorteilhaft daß die vom Laser emittierte Strahlung überwiegend von der Wasserstoffschicht absorbiert wird Dadurch dehnt sich der Wasserstoff aus und fuhrt zu einem Aufbrechen des Substrates entlang des Wasserstoffschicht Dabei unterstutzt der starke Temperaturgradient ebenso wie die durch die Bauelementeimplementierung eingebrachten mechanischen Spannungen den Abtrennvorgang In einer weiteren vorteilhaften Ausfuhrung erfolgt die Erwärmung der Wasserstoffschicht sehr kurzzeitig und lokal eng begrenzt
Da durch das Abtrennen des Oberflachenbereiches vom unteren Teil 15 des Substrats eine extrem dünne, Bauelemente tragende Schicht entsteht die mechanisch hochempfindlich ist wird in einem bevorzugten Ausfuhrungsbeispiel diese Schicht vor der Abtrennung durch Erwarmen der Wasserstoffschicht mechanisch fixiert Dies erfolgt in bevorzugter Weise durch das Aufkleben eines Tragers 13, der als Siliziumwafer ausgeführt werden kann In einer weiteren Ausfuhrung wird eine mechanische Haltevorrichtung verwendet die mittels Unterdruck oder elektrostatischer oder magnetischer Kräfte arbeitet
Nach erfolgter Abtrennung können die integrierten Schaltkreise mit dem Tragermaterial verbunden bleiben oder mit der Ruckseite auf andere Tragermateπahen aufgebracht werden Letzteres kann der Weiterverarbeitung durch Drahtbonden "FlipChip" oder Emhausung dienen wobei der ursprüngliche Trager von der Vorderseite wieder entfernt wird Das endgul- tige Tragermaterial kann metallisch oder isolierend sein Es kann ferner flexibel und einer starken Ausdehnung unterworfen sein
In einer weiteren bevorzugten Ausfuhrung wird das verbleibende Substrat 15 vorzugsweise für die weitere Herstellung integrierter Schaltungen auf dünnen Substratschichten wieder verwendet Dazu muß es nachbehandelt werden, was vorzugsweise durch chemomechanisches Glatten mittels des bereits erwähnten CMP-Polieren geschehen kann Das Wiederverwenden fuhrt zu optimaler Matenalnutzung des hochreinen Siliziums und stellt gegenüber dem herkömmlichen Herstellungsverfahren eine erhebliche Kostenersparnis bei der Fertigung integrierter Schaltkreise dar
Aus Simulationsrechnungen sind Tiefenverteilungen von durch Wasserstoffimplantation in Siliziumsubstrate erzeugten Strahlenschaden bekannt Danach befinden sich die Strahlenschaden (Kristallversetzungen, nicht chemisch vollständige Bindungen zwischen den Atomen) räumlich überwiegend nahe der Tiefe der maximalen Wasserstoffkonzentration Da die elektrisch aktiven Teile der integrierten Bauelemente sich jedoch im unmittelbaren Bereich der Oberflache befinden, wird die Funktionsweise der Bauelemente dadurch nicht beeinträchtigt
Jedoch besitzen beispielsweise MOS-Transistoren Kanalbereiche im Bereich des Gateoxids, deren Reinheit die elektrischen Eigenschaften des Transistors maßgeblich beeinflussen Es wird daher, wie in Fig 2 gezeigt, der Gatebereich mittels einer Maskierungsschicht 10 wa. rend der Implantation geschützt Diese Schicht weist durch entsprechende Massenbelegung eine geeignete Dicke und Dichte auf Bevorzugterweise werden das spezifisch dichte Wolfram oder ein dicker Photolack verwendet In einer bevorzugten Ausfuhrung wird diese Maskierungsschicht photo thographisch unter Verwendung der für die Herstellung der Gatebereiche verwendeten Masken hergestellt
Um eine über der gesamten Waferoberflache möglichst gleichförmige Tiefe der vergrabenen Wasserstoffschicht zu gewährleisten, ist eine überwiegend ebene Topographie der Waferoberflache erforderlich Dies kann bevorzugterweise durch die Verwendung von Planaπsierungsverfahren nach dem CMP-Pπnzip sichergestellt werden Zum anderen ist es vorteilhaft, wenn der Schichtaufbau dieser geometrisch ebenen Topographie keine Bestandteile enthalt, die die Eindringtiefe der Wasserstoffionen stark beeinflußt. Es sind daher die Dichte, Kernmasse und Elektronenzahl der verwendeten Materialien zu berücksichtigen, wobei Si, Sι02 und AI bevorzugt verwendet werden können In einer weiteren bevorzugten Ausfuhrung werden planare Oberflachen mittels einer Schicht 11 erreicht
Fig 3 zeigt Waferschnittdarstellungen eines erfindungsgemaßen CMOS-Prozesses in einer weiteren bevorzugten Ausfuhrung Dabei werden nach der Backend-Prozessierung und vor dem Schritt des Abtrennens des Oberflachenbereiches Graben 17 in das Silizium bis zur implantierten Wasserstoffschicht erzeugt Dieser Prozeß kann durch naßchemisches Atzen (KOH Ethyldiamin, Hydrazin etc ) oder durch Trockenatzprozesse durchgeführt werden Die Graben können aber auch durch Sage- oder Schneideprozesse erzeugt werden In einer bevorzugten Ausfuhrung werden diese Graben an den Orten der spater durch die Sagestraßen vorgegebenen Chipgrenzen gefertigt Ferner ist es vorteilhaft, die Graben tiefer als die vergrabene Wasserstoffschicht zu erzeugen Dies ermöglicht das einzelne oder gruppenweise Abtrennen von integrierten Schaltkreisen
In einer weiteren bevorzugten Ausfuhrung kann der Schritt der Erzeugung von Graben 17 auch bereits wahrend der Frontendprozessierung durchgeführt werden Das dabei entstehende Problem, daß die Graben bei den Belackungsschπtten homogene Lackschichten verhindern, erfordert das Auffüllen der Graben beispielsweise mit einem Plasmaoxid Dieses Fuilmateπai muß jedoch wieder entfernt werden
Aus dem Einfugen von unter die Wasserstoffschicht reichenden Graben 17 resultiert bei nachfolgender Prozessierung in der bereits dargelegten Weise daß die integrierten Schaltkreise einzeln an dem Trager befestigt sind
Fig 4 zeigt eine vorteilhafte Ausfuhrung des Erwarmungsschπttes durch seitliches Einstrahlen mittels Lasern Dabei erfolgt nicht, wie in Fig 2 und 3 beschrieben, die Wärmezufuhr von unten durch das Substrat, sondern durch laterale Einstrahlung 18 Der Laserstrahl wird dabei bevorzugterweise fokussiert In einer weiteren vorteilhaften Ausführung gemäß Fig. 4b wird der prozessierte und mit einem Träger 13 in Verbindung stehende Wafer 19 gedreht, wobei die vergrabene Was- serstoffschicht seitlich durch mehrere radiale Laserstrahlen 18 erwärmt wird. Dies führt zu der in Fig. 4c dargestellten Trennung der integrierten Schaltkreise vom Restsubstrat 15. Dieses Verfahren läßt sich sowohl mit Wafern durchführen, die Graben aufweisen, als auch mit solchen, die keine Graben aufweisen.
Fig. 5 zeigt eine weitere vorteilhafte Ausführung des Erwarmungsschπttes zur Einzelchipablosung. Dabei wird der Träger nach Aufbringen auf die integrierten Schaltkreise durch vorzugsweise Sagen strukturiert, wie in Fig. 5a dargestellt. Nach seitlicher Einstrahlung 18 des Lasers zum Auftrennen der Wasserstoffschicht 7 lassen sich einzelne integrierte Schaltkreise mit dem zugehörigen Abschnitt des Tragers 20 entfernen Fig 5a verdeutlicht die Ablösung eines einzelnen Chips 20. Fig. 5b zeigt eine Draufsicht eines solchermaßen strukturierten Wafers und Tragermateπals und verdeutlicht das zeilenweise und somit gruppenweise Abtrennen von integrierten Schaltkreisen.
In einer weiteren bevorzugten Ausfuhrung gemäß Fig. 6 wird zusatzlich ein zweiter Laserstrahl 19 verwendet, der von oben in die Graben 17 einstrahlt und auf die Substratoberflache trifft. Dabei ist es vorteilhaft, das Profil der Gräben 17 V-formig auszufuhren. Diese V-Profile 21 können durch KOH-Atzung (Kaliumhydroxid-Lauge) erreicht werden. Der Laserstrahl 19 wird durch die V-förmige Ausführung 21 der Gräben 17 an den schräg verlaufenden Flachen reflektiert und in die Wasserstoffschicht eingespeist. Mittel dieses Verfahrens wird die Einzelchipablosung weiterhin verbessert.
Patentansprüche
1 Verfahren zur Herstellung integrierter Schaltkreise mit folgenden Schritten
zumindest teilweises Erzeugen der integrierten Schaltkreise in einem Oberflachenbereich eines Substrates,
Verandern der Beschaffenheit des Substratmatenals in einer Schicht des Substrates, die unterhalb des Oberflachenbereichs liegt, und
Abtrennen des Oberflachenbereichs des Substrates von dem unterhalb der veränderten Schicht gelegenen Teil des Substrats durch Erwarmen der veränderten Schicht
2 Verfahren nach Anspruch 1 , wobei als Substrat zumindest ein Teil eines Halbleiterwafers, vorzugsweise aus Silizium, verwendet wird
3 Verfahren nach Anspruch 1 oder 2, wobei das zumindest teilweise Erzeugen der integrierten Schaltkreise CMOS-Prozeßschπtte umfaßt
4 Verfahren nach einem der Ansprüche 1 bis 3, wobei das Verandern der Beschaffenheit des Substratmatenals durch Ionenimplantation erreicht wird
5 Verfahren nach Anspruch 4, wobei Ionen leichter Elemente vorzugsweise des Wasserstoffs oder Heliums, verwendet werden
6 Verfahren nach Anspruch 4 oder 5 wobei die Ionenimplantation zu einem Zeitpunkt durchgeführt wird, zu dem die Topographie des Oberflachenbereiches weitgehend eben ist und eine örtlich weitgehend gleichförmige Eindringtiefe der Ionen gewahrleistet ist
7 Verfahren nach einem der Ansprüche 4 bis 6, wobei wahrend der Ionenimplantation vorbestimmte Teile der Oberflache durch eine Maskierungsschicht bedeckt sind, die für die verwendeten Ionen weitgehend nicht durchlässig ist 8 Verfahren nach Anspruch 7 wobei die Maskierungsschicht photolithographisch strukturiert
9 Verfahren nach Anspruch 7 oder 8 wobei die Maskierungsschicht eine Schicht mit geeigneter Dicke und Dichte eines Metalls, vorzugsweise Wolfram, ist
10 Verfahren nach Anspruch 7 oder 8, wobei die Maskierungsschicht eine Schicht aus einem Dielektrikum, vorzugsweise einem organischen Polymer, insbesondere Photolack, ist
1 1 Verfahren nach einem der Ansprüche 1 bis 10, wobei der Oberflachenbereich zumindest wahrend des Schrittes des Abtrennens mechanisch mittels eines Tragers fixiert wird
12 Verfahren nach Anspruch 1 1 wobei der Trager vorzugsweise durch einen Sagevorgang in mehrere nicht zusammenhangende Teile getrennt wird
13 Verfahren nach einem der Ansprüche 1 bis 12, wobei in den Oberflachenbereich Graben eingefugt werden, durch die der Oberflachenbereich in mehrere nicht zusammenhangende Teile getrennt wird, die nachfolgend einzeln oder gruppenweise abgetrennt werden können
14 Verfahren nach Anspruch13, wobei das Einfugen der Graben in den Oberflachenbereich na chemιsch erfolgt
15 Verfahren nach Anspruch 13, wobei das Einfugen der Graben in den Oberflachenbereich durch Trockenatzen erfolgt
16 Verfahren nach Ansprüche 13, wobei das Einfugen der Graben in den Oberflachenbereich mittels eines Lasers, durch Sagen oder Schneiden erfolgt
17 Verfahren nach einem der Ansprüche 13 bis 16, wobei die Graben schräg verlaufende Seitenflächen aufweisen 18. Verfahren nach einem der Ansprüche 1 bis 17, wobei das Erwärmen der veränderten Schicht durch einen RTP-Prozeß, durch Ultraschall- oder Mikrowelleneinstrahlung oder mittels eines Lasers erfolgt.
19. Verfahren nach Anspruch 17 und 18, wobei die Lasereinstrahlung von oben in die Gräben erfolgt.
20. Verfahren nach einem der Ansprüche 1 bis 17, wobei das Erwärmen der veränderten Schicht mitteis zumindest eines Lasers, vorzugsweise eines IR- oder NdYAG-
Lasers, erfolgt, wobei die vom Laser emittierte Strahlung überwiegend durch die veränderte Schicht absorbiert wird.
21. Verfahren nach Anspruch 20, wobei die emittierte Strahlung von unten, d.h. der den integrierten Schaltkreisen abgewandten Seite, auf die veränderte Schicht trifft.
22. Verfahren nach Anspruch 20, wobei die emittierte Strahlung im wesentlichen lateral auf die veränderte Schicht trifft.
23. Verfahren nach Anspruch 22, wobei zur lateralen Einstrahlung mehrere Laser radial um das Substrat herum angeordnet sind.
24. Verfahren nach Ansprüche 23, wobei das Substrat während des Schrittes des Abtrennens des Oberflachenbereiches gedreht wird.
25. Verfahren nach Anspruch 22, wobei die laterale Einstrahlung nur Teile des Substrates erfaßt, um nur Teile des Oberflachenbereiches abzutrennen.
26. Verfahren nach Anspruch 25, wobei das Substrat zusätzlich vertikal mittels eines Lasers bestrahlt wird.
27. Verfahren nach einem der Ansprüche 1 bis 26, wobei im Schritt des Abtrennens des Oberflachenbereiches eine Ätzflüssigkeit verwendet wird. 28 Verfahren nach einem der Ansprüche 1 bis 27, wobei die integrierten Schaltkreise Leistungstransistoren enthalten
29 Verfahren nach einem der Ansprüche 1 bis 28, wobei das Substrat mechanisch vorgespannt ist
30 Verfahren zur Herstellung von Bauelementen, die Solarzellen, mikromechanische Aktuatoren und/oder Sensoren enthalten, mit folgenden Schritten
zumindest teilweises Erzeugen der Bauelemente in einem Oberflachenbereich eines Substrates,
Verandern der Beschaffenheit des Substratmatenals in einer Schicht des Substrates, die unterhalb des Oberflachenbereichs liegt, und
Abtrennen des Oberflachenbereichs des Substrates von dem unterhalb der veränderten Schicht gelegenen Teil des Substrats durch Erwarmen der veränderten Schicht
31 Verfahren nach Anspruch 1 oder 30, wobei weiterhin der Schritt des Einhausens des abgetrennten Oberflachenbereichs des Substrates enthalten ist
32 Verfahren nach Anspruch 31 , wobei das Einhausen durch Drahtbonden oder das Flipchip- Verfahren erfolgt
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