JP2007150327A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 複数の電圧レベルを扱う半導体装置の製造方法を提供する。
【解決手段】シリコン基板上に、同一工程でゲート酸化膜、ポリシリコン電極層を形成し、パターニングしてゲート電極パターンを形成し、基板とゲート電極パターンの表面を酸化し、ゲート電極下部において端部から中央部に向かって酸化を進行させ、ゲート酸化膜と一体化し、ゲート電極パターンの側壁から中央部に向かって次第に厚さが減少し、中央部の厚さが低電圧駆動時に最適な膜厚であり、端部において耐圧を向上したゲート酸化膜を形成する。ゲート電極パターンをマスクとして不純物を低濃度でドープし、比較的高電圧で駆動されるMOSトランジスタのゲート電極および第1ソース/ドレイン領域に適した低濃度にすると共に、比較的低電圧で駆動されるMOSトランジスタのLDD領域に適した低濃度とする。
【選択図】図1
【解決手段】シリコン基板上に、同一工程でゲート酸化膜、ポリシリコン電極層を形成し、パターニングしてゲート電極パターンを形成し、基板とゲート電極パターンの表面を酸化し、ゲート電極下部において端部から中央部に向かって酸化を進行させ、ゲート酸化膜と一体化し、ゲート電極パターンの側壁から中央部に向かって次第に厚さが減少し、中央部の厚さが低電圧駆動時に最適な膜厚であり、端部において耐圧を向上したゲート酸化膜を形成する。ゲート電極パターンをマスクとして不純物を低濃度でドープし、比較的高電圧で駆動されるMOSトランジスタのゲート電極および第1ソース/ドレイン領域に適した低濃度にすると共に、比較的低電圧で駆動されるMOSトランジスタのLDD領域に適した低濃度とする。
【選択図】図1
Description
本発明は、半導体装置の製造方法に関し、特に複数の電圧レベルを扱う半導体装置の製造方法に関する。
半導体集積回路装置の駆動電圧は、省電力化のため低くなる傾向にある。たとえば、TTL等のアナログ回路は5V電源で開発されたが、その後開発されたデジタル回路は通常3.3V電源で駆動される。デジタル回路の駆動電源は、さらに2.5Vに低減される傾向にある。メモリ装置等においては、さらなる低電圧化も行なわれている。信号レベルは、たとえば電源電圧の7割以上が“1”、3割以下が“0”というように電源電圧に依存する。
何種類かの機能回路を含む集積回路装置においては、複数の電圧レベルを扱うことを要求されることがある。このようなデバイスを便宜的に多電源デバイスと呼ぶ。多電源デバイスは、比較的に高電圧の電源で駆動される高電圧回路と比較的低電圧の電源で駆動される低電圧回路とを含む。
金属−酸化膜−半導体(MOS)トランジスタにおいては、ソース電極は接地され、ドレイン電極には電源電圧が印加される。ゲート電極には、接地電位と電源電圧とが選択的に印加される。ゲート酸化膜は、ソース電極の近傍においては、電源電圧に対応する耐圧を有することが要求される。多電源デバイスにおいては、低電圧回路と高電圧回路おいて、ゲート電極に印加される電圧レベルが異なる。
ある種の多電源デバイスにおいては、低電圧回路のMOSトランジスタと高電圧回路のMOSトランジスタとでゲート酸化膜の厚さを異ならせている。低電圧回路用のMOSトランジスタは薄いゲート酸化膜を有し、高電圧回路用のMOSトランジスタは厚いゲート酸化膜を有する。このように、電源電圧に応じてゲート酸化膜の厚さを異ならせることにより、低電圧回路でも高電圧回路でも高性能のMOSトランジスタを用いることができる。しかしながら、ゲート酸化膜の厚さを異ならせるためには、ゲート酸化膜形成工程を別にする必要がある。このため、製造工程が増加し、生産コストが上昇してしまう。
同一の厚さを有するゲート酸化膜を用いて低電圧回路と高電圧回路を作成しようとする場合、低電圧回路のMOSトランジスタも高電圧回路のMOSトランジスタと同一の厚さに形成することになる。高電圧回路の耐圧を満たすゲート酸化膜厚は、低電圧回路では不必要に厚いゲート酸化膜となり、MOSトランジスタの性能が低下してしまう。
以上説明したように、多電源デバイスにおいて、同一の製造工程によって低電圧回路と高電圧回路を作成しようとすると、低電圧回路用のMOSトランジスタの性能が低下してしまう。
本発明の目的は、製造工程の増加を抑制し、かつ低電圧回路用のMOSトランジスタの性能の低下も抑制することのできる多電源デバイスの製造方法を提供することである。
本発明の他の目的は、同一の製造工程で形成し、かつ高電圧回路用のMOSトランジスタにおいては、耐圧を向上させた絶縁ゲート電極を有する半導体装置の製造方法を提供することである。
本発明の一観点によれば、
比較的低電圧で駆動されるMOSトランジスタと比較的高電圧で駆動されるMOSトランジスタとを同一シリコン基板上に有する半導体装置の製造方法であって、
(a)第1導電型の複数の活性領域を有するシリコン基板を準備する工程と、
(b)前記第1導電型の複数の活性領域上に、前記比較的高電圧で駆動されるMOSトランジスタと比較的低電圧で駆動されるMOSトランジスタに共通に、同一工程でゲート酸化膜を形成する工程と、
(c)前記ゲート酸化膜上にポリシリコン電極層を形成する工程と、
(d)前記ポリシリコン電極層をパターニングし、前記第1導電型の複数の活性領域の各々の上にゲート電極パターンを形成する工程と、
(e)前記シリコン基板および前記ゲート電極パターンの表面を酸化し、前記ゲート電極のポリシリコン表面を酸化すると共に、前記ゲート電極下部においては端部から中央部に向かって酸化を進行させ、前記ゲート酸化膜と一体化し、ゲート電極パターンの側壁から中央部に向かって次第に厚さが減少し、中央部の厚さが低電圧駆動時に最適な膜厚であり、端部において耐圧を向上したゲート酸化膜を形成する工程と、
(f)前記ゲート電極パターンをマスクとして前記複数の活性領域に前記第1導電型と逆の第2導電型の不純物を低濃度でドープし、前記比較的高電圧で駆動されるMOSトランジスタのゲート電極および第1ソース/ドレイン領域に適した低濃度にすると共に、前記比較的低電圧で駆動されるMOSトランジスタのLDD領域に適した低濃度とする第1ドープ工程と、
(g)前記シリコン基板上に酸化シリコン膜を堆積し、エッチングしてゲート電極側壁上に側壁スペーサを残すと共に、シリコン基板表面を露出する工程と、
(h)少なくとも前記高電圧で駆動されるMOSトランジスタのゲート電極および活性領域を含む、前記複数の活性領域の一部をマスクで覆い、残りの活性領域に第2導電型不純物を高濃度にドープし、前記比較的低電圧で駆動されるMOSトランジスタのゲート電極パターンとその両側の側壁スペーサ外側の活性領域を高濃度とする第2ドープ工程と
を含む複数のMOSトランジスタを有する半導体装置の製造方法
が提供される。
比較的低電圧で駆動されるMOSトランジスタと比較的高電圧で駆動されるMOSトランジスタとを同一シリコン基板上に有する半導体装置の製造方法であって、
(a)第1導電型の複数の活性領域を有するシリコン基板を準備する工程と、
(b)前記第1導電型の複数の活性領域上に、前記比較的高電圧で駆動されるMOSトランジスタと比較的低電圧で駆動されるMOSトランジスタに共通に、同一工程でゲート酸化膜を形成する工程と、
(c)前記ゲート酸化膜上にポリシリコン電極層を形成する工程と、
(d)前記ポリシリコン電極層をパターニングし、前記第1導電型の複数の活性領域の各々の上にゲート電極パターンを形成する工程と、
(e)前記シリコン基板および前記ゲート電極パターンの表面を酸化し、前記ゲート電極のポリシリコン表面を酸化すると共に、前記ゲート電極下部においては端部から中央部に向かって酸化を進行させ、前記ゲート酸化膜と一体化し、ゲート電極パターンの側壁から中央部に向かって次第に厚さが減少し、中央部の厚さが低電圧駆動時に最適な膜厚であり、端部において耐圧を向上したゲート酸化膜を形成する工程と、
(f)前記ゲート電極パターンをマスクとして前記複数の活性領域に前記第1導電型と逆の第2導電型の不純物を低濃度でドープし、前記比較的高電圧で駆動されるMOSトランジスタのゲート電極および第1ソース/ドレイン領域に適した低濃度にすると共に、前記比較的低電圧で駆動されるMOSトランジスタのLDD領域に適した低濃度とする第1ドープ工程と、
(g)前記シリコン基板上に酸化シリコン膜を堆積し、エッチングしてゲート電極側壁上に側壁スペーサを残すと共に、シリコン基板表面を露出する工程と、
(h)少なくとも前記高電圧で駆動されるMOSトランジスタのゲート電極および活性領域を含む、前記複数の活性領域の一部をマスクで覆い、残りの活性領域に第2導電型不純物を高濃度にドープし、前記比較的低電圧で駆動されるMOSトランジスタのゲート電極パターンとその両側の側壁スペーサ外側の活性領域を高濃度とする第2ドープ工程と
を含む複数のMOSトランジスタを有する半導体装置の製造方法
が提供される。
ゲート酸化膜の厚さを、端部において中央部よりも厚くすることにより、電界の集中するゲート電極端部における耐圧を向上させることができる。さらに、高電圧回路用のMOSトランジスタにおいては、シリコン電極の不純物ドープ量を低減させることにより、シリコン電極中のチャンネル側において空乏層を発達させることができる。空乏層が発達すると、実効的なゲート絶縁膜の厚さが向上し、耐圧が向上する。
工程数を増大させることなく、高電圧回路と低電圧回路とで特性の異なるMOSトランジスタを作成することができる。
ゲート酸化膜の厚さを異ならせることなく、ゲート絶縁膜の耐圧を異ならせたMOSトランジスタを作成することができる。このため、特性の優れた多電源デバイスを提供することができる。
図1は、本発明の実施例による多電源デバイスのMOSトランジスタを概略的に示す断面図である。
図1(A)において、左側に低電圧回路内のMOSトランジスタを示し、右側に高電圧回路内のMOSトランジスタを示す。たとえば、シリコン基板1の表面上にフィールド酸化膜2が形成され、活性領域を画定している。活性領域表面には、ゲート酸化膜3が形成されている。ここで、ゲート酸化膜3は、MOSトランジスタ内を流れる電流方向に関し、側端部3bから中央部3aに向かって次第に減少する厚さを有する。
ゲート酸化膜3の上には、多結晶シリコン電極4a、4bが形成されている。低電圧回路用の多結晶シリコン電極4aは、高電圧回路用の多結晶シリコン電極4bよりも高濃度に不純物をドープされている。たとえば、多結晶シリコン電極4aの不純物濃度は1020cm-3台であり、多結晶シリコン電極4bの不純物濃度は1×1018cm-3〜5×1019cm-3程度である。
ゲート電極4a、4bの側端部には、酸化シリコンからなる側壁スペーサが形成されている。基板上では、低電圧回路内のMOSトランジスタのゲート4aの側壁スペーサの下側には、浅く低濃度でゲート電極と同一導電型の不純物がドープされた領域(LDD)が形成されており、LDDを挟んでゲート電極と反対側には、深く高濃度で不純物がドープされた領域5a、6a(n+)が形成されている。一方、高電圧回路内のMOSトランジスタのゲート4bの側壁スペーサ下側およびそれに隣接してゲート電極の反対側に、浅く低濃度でゲート電極と同一導電型の不純物がドープされたソース、ドレイン領域5b、6bが形成されている。このソース、ドレイン領域5b、6bの不純物濃度は、高電圧回路内のMOSトランジスタのゲート電極中の不純物濃度と同様であり、1×1018cm-3〜5×1019cm-3程度である。
なお、低電圧回路内のMOSトランジスタおよび高電圧回路内のMOSトランジスタのゲート酸化膜3は、中央部においては、共に等しい厚さを有している。ソース/ドレイン領域5、6間には、ゲート電極4下にチャネル領域7が画定される。
図1(B)は、ゲート電極、ソース/ドレイン領域に電圧を印加した状態を示す。ソース領域5は、接地電位(0V)に接続され、ドレイン領域6は電源電圧VD1、VD2に接続される。ゲート電極4には、トランジスタをオン状態にするか、オフ状態にするかに依存して変化するゲート電圧VGI、VG2が印加される。ここで、低電圧回路においては、オン状態のVG1およびVD1が低電圧レベルの電源電圧であり、高電圧回路においては、オン状態のVG2およびVD2が高電圧回路用の電源電圧である。
左側に示す低電圧回路用のMOSトランジスタにおいては、ゲート電極4aに電源電圧VGIが印加された時、チャネル7aに反転層8aが誘起される。ソース領域5a、反転層8aとゲート電極4aとの間の電圧をゲート酸化膜3aで受ける。ゲート酸化膜3aは低電圧回路の電源電圧に適合するように選択される。
高電圧回路用のMOSトランジスタにおいては、ゲート電極4bに電源電圧VG2が印加された時、チャネル領域7bに反転層8bが誘起されると共に、低濃度にドープされたゲート電極4bのチャネル側において空乏層DPが形成される。空乏層DPは実効的に絶縁層として機能するため、ゲート電極4b下のゲート絶縁膜に印加される電界は緩和される。
なお、オフ状態におけるゲート・ドレイン間の耐圧は、ゲート酸化膜3が側端部において中央部よりも増大した厚さを有しているため、ゲート酸化膜に印加される電界は緩和される。
ゲート酸化膜3が側端部において中央部よりも増大した厚さを有し、かつゲート電極4b内に空乏層DPが発生することにより、ゲート酸化膜3自体は低電圧回路におけるゲート酸化膜3と同一の厚さを有するものであっても、高電圧回路用MOSトランジスタにおいてゲート絶縁膜の耐圧が向上する。
図1(C)は、高電圧回路用のMOSトランジスタのソース領域5bとゲート電極4bの一部を拡大して示す。ゲート電極4bがソース領域5bと同一電位である場合、シリコンで形成されたゲート電極4b全体がゲート電極として機能する。
ゲート電極4bに電源電圧を印加すると、ソース領域5b、チャネル領域7bとゲート電極4bとの間に逆方向バイアスが働き、空乏層DPが発達する。ゲート電極4bは、実効的に破線で示す境界を有することになる。下端部においては、ゲート電極の実効位置がXからYの位置に移動する。このように、高電圧回路用MOSトランジスタのゲート電極に高電圧を印加した時、ゲート電極中の空乏層領域によりゲート酸化膜に印加される電界が緩和するため、耐圧が向上する。
さらに、ゲート酸化膜3が側端部において中央部よりも厚く形成されているため、高電界が印加されるゲート電極端部におけるゲート絶縁膜の厚さがさらに向上する。また、ゲート酸化膜3とゲート電極4bの境界が、ソース領域5bに向かって凸の滑らかな曲線を描くことにより、電界集中が緩和される。
図1(D)は、低電圧回路用のMOSトランジスタのソース領域5aとゲート電極4aの一部を拡大して示す断面図である。なお、ゲート電極4a側壁上には、絶縁側壁スペーサ9が形成されている。また、ソース領域5aは、基板平面内においてゲート電極4aと一部重なり合う低不純物濃度の延長部(LDD部)10と、絶縁スペーサ9の端部と位置整合した高不純物濃度のソース領域11とによって形成されている。高不純物濃度のソース領域11は、ソース領域全体としての実効抵抗を低減させる。
ゲート電極4aは高濃度に不純物をドープされているため、高電圧を印加されても空乏層は発達しない。ゲート酸化膜3の厚さを最適の値に選択することにより、高性能のMOSトランジスタが形成される。
以上説明した両トランジスタにおいて、ソース/ドレイン領域に近い側端部において中央部よりも厚さの厚いゲート酸化膜は、ゲート電極パターニング後に熱酸化を行なうことにより、形成することができる。
図2は、ゲート電極パターニング後に熱酸化を行なった時、ゲート電極表面等に形成される酸化膜形状をシミュレーションした結果を示す。シリコン基板1表面上に、厚さ約9nmのゲート酸化膜3を形成し、その上に厚さ約300nmの多結晶シリコンゲート電極4を形成する。多結晶シリコンゲート電極4をリソグラフィとエッチングによりパターニングした後、950℃で60分間の熱酸化を、O2雰囲気中で行い、シリコン基板1表面上で約30nmの酸化膜OXを成長した。
この時、ゲート電極側端部において、その下部に酸化膜OXが食い込み、ゲート電極4の側端部形状が丸め込まれると共に、ゲート酸化膜3の厚さが増大している。その後、ゲート電極4およびその表面上に形成された酸化膜をマスクとしてイオン注入を行なうと、図に示すように、ゲート電極4と一部重なり合うソース/ドレイン領域5が形成される。なお、ゲート電極4側壁上の酸化膜表面からソース/ドレイン領域5先端までの長さは50nmであり、ゲート電極4側壁からの長さは約30nmである。ゲート酸化膜の厚さの増加した部分は、ソース/ドレイン領域5先端よりもゲート電極中央部に向かって深く入り込んでいる。
このように、多結晶シリコンゲート電極パターニング後、熱酸化を行なうことにより、ゲート酸化膜3を端部において中央部よりも厚くし、かつゲート電極4端部の角を丸め込むことができる。図2の場合、ゲート電極端部でのゲート酸化膜厚は約40nmであり、中央部のゲート酸化膜厚9nmの4倍以上であるが、少なくとも2倍以上、より好ましくは3倍以上とすることが好ましい。
図3は、多電源デバイスの構成例を概略的に示す。図3(A)において、半導体集積回路チップIC内には、低電圧回路CK1と高電圧回路CK2が形成される。たとえば、低電圧回路CK1はデジタル回路であり、高電圧回路CK2はアナログ回路である。低電圧回路CK1と、高電圧回路CK2との間には、電圧レベル変換用回路CK3が配置されている。
周辺部には入力用パッドIP1、IP2、電源用パッド、PP1、PP2、出力用パッドOP1、OP2が配置されている。パッドIP1、PP1、OP1は、低電圧回路CK1用のパッドであり、パッドIP2、PP2、OP2は高電圧回路CK2用のパッドである。
図3(B)は、多電源デバイスの他の構成例を示す。低電圧回路CK1の周囲には、電圧レベル変換用回路CK3を介して高電圧回路CK2が配置されている。たとえば、高電圧回路CK2は入出力回路である。チップ周辺部には、高電圧レベル用のパッドIP2、PP2、OP2が配置されている。
図4〜図6は、本発明の実施例による多電源デバイスの製造工程を概略的に示す断面図である。なお、図中左側の部分が低電圧回路用の領域であり、右側の部分が高電圧用の領域である。
図4(A)に示すように、p型シリコン基板11の表面領域には、n型ウェル111、114、p型ウェル112、113が形成されている。シリコン基板表面には、厚さ約400nmのフィールド酸化膜12が周知のLOCOS工程によって形成され、活性領域を取り囲んでいる。活性領域表面には、厚さ約9nmのゲート酸化膜13が、たとえばドライ熱酸化によって形成される。厚さ約9nmのゲート酸化膜は、低電圧駆動時に最適のゲート酸化膜である。
なお、図4(A)において、左側のn型ウェル111およびp型ウェル112は、低電圧回路用MOSトランジスタが形成される領域として、右側のn型ウェル113およびp型ウェル114は、高電圧回路用MOSトランジスタが形成される領域として提供される。上記ゲート酸化膜13は、一度の工程で、低電圧回路用のn型ウェル111およびp型ウェル112、高電圧回路用のn型ウェル113およびp型ウェル114上に共通に形成されるので、異なる膜厚を有するゲート酸化膜を作り分ける必要がなくなる。
図4(B)に示すように、ゲート酸化膜13を形成した基板表面上に、たとえば厚さ約200nmの多結晶シリコン膜14を低圧CVD(LPCVD)によって形成する。
図4(C)に示すように、多結晶シリコン膜14表面上に、ゲート電極をパターニングするためのレジストパターン21を形成し、レジストパターン21をエッチングマスクとして多結晶シリコン膜14をエッチングする。このようにして、活性領域上にゲート電極14aを形成する。その後、レジストパターン21は除去する。
図4(D)に示すように、ゲート電極14aをパターニングしたシリコン基板11に対し、O2 雰囲気中で950℃、60分間のドライ熱酸化を行い、シリコン基板11表面上で厚さ約30nmの酸化膜13aを成長させる。なお、多結晶シリコンのゲート電極14a表面上には、シリコン基板表面上よりも厚いシリコン酸化膜が成長する。
ここで、シリコン表面を熱酸化することにより、ゲート電極14a下部においては、図2に示したように、ゲート電極端部から中央部に向かって熱酸化が進行し、シリコン酸化膜13aの厚さがゲート電極14a側端部から中央部に向かって緩やかに減少するシリコン酸化膜が形成される。シリコン酸化膜の成長と共に、多結晶シリコンのゲート電極14aの下端形状も角が丸め込まれる。このゲート電極下部の酸化膜の成長は、LOCOSにおけるバーズビークと類似のものと考えられる。
図5(A)に示すように、n型ウェル111、114を覆い、p型ウェル112、113を露出するレジストパターン22を形成し、P+ イオンまたはAs+イオンのn型不純
物のイオン注入を行なう。たとえば、加速エネルギ20〜80keVでドーズ量2×1013〜1×1015cm-2のn型不純物イオン注入を行なう。
物のイオン注入を行なう。たとえば、加速エネルギ20〜80keVでドーズ量2×1013〜1×1015cm-2のn型不純物イオン注入を行なう。
このイオン注入によって形成された多結晶シリコンのゲート電極14a中には、約1×1018〜5×1019cm-3のn型不純物がドープされる。ゲート電極14a側壁上のシリコン酸化膜から、n型不純物ドープ領域の端部までの距離は、約50nmとなる。すなわち、n型不純物ドープ領域が、ゲート電極14a下部に入り込み、重なり領域を持つ。その後、レジストパターン22は除去する。
図5(B)に示すように、p型ウェル112、113を覆い、n型ウェル111、114を露出するレジストパターン23を形成する。このレジストパターン23をイオン注入マスクとし、B+またはBF2 + イオンのp型不純物イオン注入を行なう。p型不純物イオン注入のドーズ量は、図5(A)に示したn型不純物のドーズ領域2×1013〜1×1015cm-2と同様である。その後、レジストパターン23は除去する。
図5(C)に示すように、基板表面上に酸化シリコン膜19を厚さ約200nmCVDによって堆積する。その後、CHF3 /O2 /Arをエッチングガスとして反応性イオンエッチングを行い、シリコン酸化膜19、13aのエッチングを行い、ゲート電極14aの側壁上に側壁スペーサ19aを残すと共に、シリコン基板表面を露出する。
なお、以上の工程により、n型ウェル111のゲート電極両側には、浅く低不純物濃度のp型領域15が形成され、p型ウェル112表面上には浅く低不純物濃度のn型領域16が形成され、p型ウェル113表面には浅く低不純物濃度のn型領域17が形成され、n型ウェル114表面には浅く低不純物のp型領域18が形成される。これらの浅く低不純物型の不純物ドープ領域15〜18は、所謂LDD領域である。
図5(D)に示すように、p型ウェル112を露出し、高電圧回路のp型ウェル113およびn型ウェル111、114を覆うレジストパターン24を形成する。レジストパターン24をイオン注入マスクとし、P+またはAs+ のn型不純物をイオン注入する。たとえば、加速エネルギ40keVで、ドーズ量2×1015cm-2のイオン注入を行い、約1×1020cm-3のn型不純物濃度を有する高濃度ソース/ドレイン領域を形成する。
図6(A)に示すように、図5(D)に示すイオン注入により、p型ウェル112上のゲート電極14a両側に高不純物濃度のソース/ドレイン領域16aが形成される。
その後、n型ウェル111を露出し、p型ウェル112、および高電圧回路のp型ウェル113およびn型ウェル114を覆うレジストパターン25を形成する。このレジストパターン25をイオン注入マスクとし、n型ウェル111にB+またはBF2 + のp型不純物のイオン注入を行なう。たとえば、ドーズ量2×1015cm-2のイオン注入を行い、p型不純物約1×1020cm-3のソース/ドレイン領域を形成する。
これら高濃度の不純物注入時に高電圧回路部分は全てレジストに覆われているので、ソース/ドレイン領域17、18、ゲート電極は低濃度に保たれている。
図6(B)は、このようにして形成された高不純物濃度ソース/ドレイン領域15aを示す。その後、レジストパターン25は除去する。レジストパターンを除去した後、たとえはラピッドサーマルアニール(RTA)により、温度約1000℃、10秒間のアニーリングを行い、イオン注入した不純物を活性化する。
活性化後、図面中右側の高電圧回路部分においては、ゲート電極両側に深さ約200nmのソースドレイン領域が形成され、n型ウェル111内には深さ約200〜300nmのソース/ドレイン領域15aが形成され、p型ウェル112内には深さ約300〜400nmのソース/ドレイン領域16aが形成される。
図6(C)に示すように、基板表面に、厚さ約50nmのTi膜30を、たとえばスパッタリング等によって堆積する。その後、約650℃、約30秒間のアニーリングを行い、高融点金属であるTi膜30を下地Siと反応させ、Tiシリサイド層を形成する。
この一次シリサイド反応の後、未反応Ti膜をウォッシュアウトにより除去する。未反応Ti膜を除去した後、さらに約950℃、約0.1秒間のアニーリングを行い、二次シリサイド反応を完結させる。このようにして、MOSトランジスタのソース/ドレイン領域上にシリサイド電極層31を形成し、ゲート電極14a上にシリサイド電極層32を形成する。
図中左側に示す低電圧回路においては、ゲート酸化膜が端部で中央部より厚いMOSトランジスタが形成される。ゲート電極およびソース/ドレイン領域は、高濃度に不純物をドープされる。
図中右側に示す高電圧回路においては、ゲート酸化膜が端部で中央部より厚く形成される他、ゲート電極は低不純物濃度にドープされる。このため、ゲート電極に逆方向バイアス電圧を印加した後、ゲート電極下部には空乏層が発生する。高電圧回路のMOSトランジスタは浅く低不純物濃度のソース/ドレイン領域しか有さないが、その表面上にはシリサイド電極が形成されているため、動作上は問題を生じない。
本実施例においては、ゲート絶縁膜の厚さをゲート電極端部で中央部より厚くすると共に高電圧回路内MOSトランジスタのゲート電極の不純物濃度を低減した。このため、高電圧回路内MOSトランジスタのゲート電極においては逆方向バイアス時に空乏層が発達し、ゲート絶縁膜の膜厚変化と共にゲート絶縁膜の耐圧を向上させる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。たとえば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
1 半導体基板、 2 フィールド酸化膜、 3 ゲート酸化膜、 4ゲート電極、 5、6 ソース/ドレイン領域、 7 チャネル領域、8反転層、 9 側壁スペーサ、10 LDD部、 11 高不純物濃度領域、 11 p型シリコン基板、 12 フィールド酸化膜、13 ゲート酸化膜、 14 多結晶シリコン層(ゲート電極)、15〜18(低濃度)ソース/ドレイン領域、 15a、16a 高不純物濃度(ソース/ドレイン)領域、 21〜25 レジストパターン、 30 Ti膜、 31、32シリサイド層
Claims (6)
- 比較的低電圧で駆動されるMOSトランジスタと比較的高電圧で駆動されるMOSトランジスタとを同一シリコン基板上に有する半導体装置の製造方法であって、
(a)第1導電型の複数の活性領域を有するシリコン基板を準備する工程と、
(b)前記第1導電型の複数の活性領域上に、前記比較的高電圧で駆動されるMOSトランジスタと比較的低電圧で駆動されるMOSトランジスタに共通に、同一工程でゲート酸化膜を形成する工程と、
(c)前記ゲート酸化膜上にポリシリコン電極層を形成する工程と、
(d)前記ポリシリコン電極層をパターニングし、前記第1導電型の複数の活性領域の各々の上にゲート電極パターンを形成する工程と、
(e)前記シリコン基板および前記ゲート電極パターンの表面を酸化し、前記ゲート電極のポリシリコン表面を酸化すると共に、前記ゲート電極下部においては端部から中央部に向かって酸化を進行させ、前記ゲート酸化膜と一体化し、ゲート電極パターンの側壁から中央部に向かって次第に厚さが減少し、中央部の厚さが低電圧駆動時に最適な膜厚であり、端部において耐圧を向上したゲート酸化膜を形成する工程と、
(f)前記ゲート電極パターンをマスクとして前記複数の活性領域に前記第1導電型と逆の第2導電型の不純物を低濃度でドープし、前記比較的高電圧で駆動されるMOSトランジスタのゲート電極および第1ソース/ドレイン領域に適した低濃度にすると共に、前記比較的低電圧で駆動されるMOSトランジスタのLDD領域に適した低濃度とする第1ドープ工程と、
(g)前記シリコン基板上に酸化シリコン膜を堆積し、エッチングしてゲート電極側壁上に側壁スペーサを残すと共に、シリコン基板表面を露出する工程と、
(h)少なくとも前記高電圧で駆動されるMOSトランジスタのゲート電極および活性領域を含む、前記複数の活性領域の一部をマスクで覆い、残りの活性領域に第2導電型不純物を高濃度にドープし、前記比較的低電圧で駆動されるMOSトランジスタのゲート電極パターンとその両側の側壁スペーサ外側の活性領域を高濃度とする第2ドープ工程と
を含む複数のMOSトランジスタを有する半導体装置の製造方法。 - 前記工程(e)が、酸素雰囲気中で熱酸化を行なう工程である請求項1記載の半導体装置の製造方法。
- 前記工程(e)が、ゲート酸化膜の端部の厚さを中央部の厚さの2倍以上にする請求項1または2記載の半導体装置の製造方法。
- 前記工程(e)が、前記ゲート電極パターンの電流方向に沿う断面形状を、下側端部で丸め込む請求項1〜3のいずれか1項記載の半導体装置の製造方法。
- 前記比較的低電圧で駆動されるMOSトランジスタのLDD領域および前記比較的高電圧で駆動されるMOSトランジスタの第1ソース/ドレイン領域は、前記ポリシリコンのゲート電極と基板面内で重なり合いを有する請求項1〜4のいずれか1項に記載の半導体装置の製造方法。
- 前記シリコン基板が、さらに、第2導電型の第3および第4の活性領域を有し、
(i)前記第3、第4の活性領域上に、第1導電型にドープされた第3、第4の電極を有する一対のMOSトランジスタを形成する工程、
をさらに有する請求項1〜5のいずれか1項に記載の半導体装置の製造方法。
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