JP2007150327A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 複数の電圧レベルを扱う半導体装置の製造方法を提供する。
【解決手段】シリコン基板上に、同一工程でゲート酸化膜、ポリシリコン電極層を形成し、パターニングしてゲート電極パターンを形成し、基板とゲート電極パターンの表面を酸化し、ゲート電極下部において端部から中央部に向かって酸化を進行させ、ゲート酸化膜と一体化し、ゲート電極パターンの側壁から中央部に向かって次第に厚さが減少し、中央部の厚さが低電圧駆動時に最適な膜厚であり、端部において耐圧を向上したゲート酸化膜を形成する。ゲート電極パターンをマスクとして不純物を低濃度でドープし、比較的高電圧で駆動されるＭＯＳトランジスタのゲート電極および第１ソース／ドレイン領域に適した低濃度にすると共に、比較的低電圧で駆動されるＭＯＳトランジスタのＬＤＤ領域に適した低濃度とする。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関し、特に複数の電圧レベルを扱う半導体装置の製造方法に関する。

半導体集積回路装置の駆動電圧は、省電力化のため低くなる傾向にある。たとえば、ＴＴＬ等のアナログ回路は５Ｖ電源で開発されたが、その後開発されたデジタル回路は通常３．３Ｖ電源で駆動される。デジタル回路の駆動電源は、さらに２．５Ｖに低減される傾向にある。メモリ装置等においては、さらなる低電圧化も行なわれている。信号レベルは、たとえば電源電圧の７割以上が“１”、３割以下が“０”というように電源電圧に依存する。

何種類かの機能回路を含む集積回路装置においては、複数の電圧レベルを扱うことを要求されることがある。このようなデバイスを便宜的に多電源デバイスと呼ぶ。多電源デバイスは、比較的に高電圧の電源で駆動される高電圧回路と比較的低電圧の電源で駆動される低電圧回路とを含む。

金属−酸化膜−半導体（ＭＯＳ）トランジスタにおいては、ソース電極は接地され、ドレイン電極には電源電圧が印加される。ゲート電極には、接地電位と電源電圧とが選択的に印加される。ゲート酸化膜は、ソース電極の近傍においては、電源電圧に対応する耐圧を有することが要求される。多電源デバイスにおいては、低電圧回路と高電圧回路おいて、ゲート電極に印加される電圧レベルが異なる。

ある種の多電源デバイスにおいては、低電圧回路のＭＯＳトランジスタと高電圧回路のＭＯＳトランジスタとでゲート酸化膜の厚さを異ならせている。低電圧回路用のＭＯＳトランジスタは薄いゲート酸化膜を有し、高電圧回路用のＭＯＳトランジスタは厚いゲート酸化膜を有する。このように、電源電圧に応じてゲート酸化膜の厚さを異ならせることにより、低電圧回路でも高電圧回路でも高性能のＭＯＳトランジスタを用いることができる。しかしながら、ゲート酸化膜の厚さを異ならせるためには、ゲート酸化膜形成工程を別にする必要がある。このため、製造工程が増加し、生産コストが上昇してしまう。

同一の厚さを有するゲート酸化膜を用いて低電圧回路と高電圧回路を作成しようとする場合、低電圧回路のＭＯＳトランジスタも高電圧回路のＭＯＳトランジスタと同一の厚さに形成することになる。高電圧回路の耐圧を満たすゲート酸化膜厚は、低電圧回路では不必要に厚いゲート酸化膜となり、ＭＯＳトランジスタの性能が低下してしまう。

特開平０６−３４２８８１号公報 特開平０７−０９４７３１号公報

以上説明したように、多電源デバイスにおいて、同一の製造工程によって低電圧回路と高電圧回路を作成しようとすると、低電圧回路用のＭＯＳトランジスタの性能が低下してしまう。

本発明の目的は、製造工程の増加を抑制し、かつ低電圧回路用のＭＯＳトランジスタの性能の低下も抑制することのできる多電源デバイスの製造方法を提供することである。

本発明の他の目的は、同一の製造工程で形成し、かつ高電圧回路用のＭＯＳトランジスタにおいては、耐圧を向上させた絶縁ゲート電極を有する半導体装置の製造方法を提供することである。

本発明の一観点によれば、
比較的低電圧で駆動されるＭＯＳトランジスタと比較的高電圧で駆動されるＭＯＳトランジスタとを同一シリコン基板上に有する半導体装置の製造方法であって、
（ａ）第１導電型の複数の活性領域を有するシリコン基板を準備する工程と、
（ｂ）前記第１導電型の複数の活性領域上に、前記比較的高電圧で駆動されるＭＯＳトランジスタと比較的低電圧で駆動されるＭＯＳトランジスタに共通に、同一工程でゲート酸化膜を形成する工程と、
（ｃ）前記ゲート酸化膜上にポリシリコン電極層を形成する工程と、
（ｄ）前記ポリシリコン電極層をパターニングし、前記第１導電型の複数の活性領域の各々の上にゲート電極パターンを形成する工程と、
（ｅ）前記シリコン基板および前記ゲート電極パターンの表面を酸化し、前記ゲート電極のポリシリコン表面を酸化すると共に、前記ゲート電極下部においては端部から中央部に向かって酸化を進行させ、前記ゲート酸化膜と一体化し、ゲート電極パターンの側壁から中央部に向かって次第に厚さが減少し、中央部の厚さが低電圧駆動時に最適な膜厚であり、端部において耐圧を向上したゲート酸化膜を形成する工程と、
（ｆ）前記ゲート電極パターンをマスクとして前記複数の活性領域に前記第１導電型と逆の第２導電型の不純物を低濃度でドープし、前記比較的高電圧で駆動されるＭＯＳトランジスタのゲート電極および第１ソース／ドレイン領域に適した低濃度にすると共に、前記比較的低電圧で駆動されるＭＯＳトランジスタのＬＤＤ領域に適した低濃度とする第１ドープ工程と、
（ｇ）前記シリコン基板上に酸化シリコン膜を堆積し、エッチングしてゲート電極側壁上に側壁スペーサを残すと共に、シリコン基板表面を露出する工程と、
（ｈ）少なくとも前記高電圧で駆動されるＭＯＳトランジスタのゲート電極および活性領域を含む、前記複数の活性領域の一部をマスクで覆い、残りの活性領域に第２導電型不純物を高濃度にドープし、前記比較的低電圧で駆動されるＭＯＳトランジスタのゲート電極パターンとその両側の側壁スペーサ外側の活性領域を高濃度とする第２ドープ工程と
を含む複数のＭＯＳトランジスタを有する半導体装置の製造方法
が提供される。

ゲート酸化膜の厚さを、端部において中央部よりも厚くすることにより、電界の集中するゲート電極端部における耐圧を向上させることができる。さらに、高電圧回路用のＭＯＳトランジスタにおいては、シリコン電極の不純物ドープ量を低減させることにより、シリコン電極中のチャンネル側において空乏層を発達させることができる。空乏層が発達すると、実効的なゲート絶縁膜の厚さが向上し、耐圧が向上する。

工程数を増大させることなく、高電圧回路と低電圧回路とで特性の異なるＭＯＳトランジスタを作成することができる。

ゲート酸化膜の厚さを異ならせることなく、ゲート絶縁膜の耐圧を異ならせたＭＯＳトランジスタを作成することができる。このため、特性の優れた多電源デバイスを提供することができる。

図１は、本発明の実施例による多電源デバイスのＭＯＳトランジスタを概略的に示す断面図である。

図１（Ａ）において、左側に低電圧回路内のＭＯＳトランジスタを示し、右側に高電圧回路内のＭＯＳトランジスタを示す。たとえば、シリコン基板１の表面上にフィールド酸化膜２が形成され、活性領域を画定している。活性領域表面には、ゲート酸化膜３が形成されている。ここで、ゲート酸化膜３は、ＭＯＳトランジスタ内を流れる電流方向に関し、側端部３ｂから中央部３ａに向かって次第に減少する厚さを有する。

ゲート酸化膜３の上には、多結晶シリコン電極４ａ、４ｂが形成されている。低電圧回路用の多結晶シリコン電極４ａは、高電圧回路用の多結晶シリコン電極４ｂよりも高濃度に不純物をドープされている。たとえば、多結晶シリコン電極４ａの不純物濃度は１０²⁰ｃｍ^-3台であり、多結晶シリコン電極４ｂの不純物濃度は１×１０¹⁸ｃｍ^-3〜５×１０¹⁹ｃｍ^-3程度である。

ゲート電極４ａ、４ｂの側端部には、酸化シリコンからなる側壁スペーサが形成されている。基板上では、低電圧回路内のＭＯＳトランジスタのゲート４ａの側壁スペーサの下側には、浅く低濃度でゲート電極と同一導電型の不純物がドープされた領域（ＬＤＤ）が形成されており、ＬＤＤを挟んでゲート電極と反対側には、深く高濃度で不純物がドープされた領域５ａ、６ａ（ｎ⁺）が形成されている。一方、高電圧回路内のＭＯＳトランジスタのゲート４ｂの側壁スペーサ下側およびそれに隣接してゲート電極の反対側に、浅く低濃度でゲート電極と同一導電型の不純物がドープされたソース、ドレイン領域５ｂ、６ｂが形成されている。このソース、ドレイン領域５ｂ、６ｂの不純物濃度は、高電圧回路内のＭＯＳトランジスタのゲート電極中の不純物濃度と同様であり、１×１０¹⁸ｃｍ^-3〜５×１０¹⁹ｃｍ^-3程度である。

なお、低電圧回路内のＭＯＳトランジスタおよび高電圧回路内のＭＯＳトランジスタのゲート酸化膜３は、中央部においては、共に等しい厚さを有している。ソース／ドレイン領域５、６間には、ゲート電極４下にチャネル領域７が画定される。

図１（Ｂ）は、ゲート電極、ソース／ドレイン領域に電圧を印加した状態を示す。ソース領域５は、接地電位（０Ｖ）に接続され、ドレイン領域６は電源電圧Ｖ_D1、Ｖ_D2に接続される。ゲート電極４には、トランジスタをオン状態にするか、オフ状態にするかに依存して変化するゲート電圧Ｖ_GI、Ｖ_G2が印加される。ここで、低電圧回路においては、オン状態のＶ_G1およびＶ_D1が低電圧レベルの電源電圧であり、高電圧回路においては、オン状態のＶ_G2およびＶ_D2が高電圧回路用の電源電圧である。

左側に示す低電圧回路用のＭＯＳトランジスタにおいては、ゲート電極４ａに電源電圧Ｖ_GIが印加された時、チャネル７ａに反転層８ａが誘起される。ソース領域５ａ、反転層８ａとゲート電極４ａとの間の電圧をゲート酸化膜３ａで受ける。ゲート酸化膜３ａは低電圧回路の電源電圧に適合するように選択される。

高電圧回路用のＭＯＳトランジスタにおいては、ゲート電極４ｂに電源電圧Ｖ_G2が印加された時、チャネル領域７ｂに反転層８ｂが誘起されると共に、低濃度にドープされたゲート電極４ｂのチャネル側において空乏層ＤＰが形成される。空乏層ＤＰは実効的に絶縁層として機能するため、ゲート電極４ｂ下のゲート絶縁膜に印加される電界は緩和される。

なお、オフ状態におけるゲート・ドレイン間の耐圧は、ゲート酸化膜３が側端部において中央部よりも増大した厚さを有しているため、ゲート酸化膜に印加される電界は緩和される。

ゲート酸化膜３が側端部において中央部よりも増大した厚さを有し、かつゲート電極４ｂ内に空乏層ＤＰが発生することにより、ゲート酸化膜３自体は低電圧回路におけるゲート酸化膜３と同一の厚さを有するものであっても、高電圧回路用ＭＯＳトランジスタにおいてゲート絶縁膜の耐圧が向上する。

図１（Ｃ）は、高電圧回路用のＭＯＳトランジスタのソース領域５ｂとゲート電極４ｂの一部を拡大して示す。ゲート電極４ｂがソース領域５ｂと同一電位である場合、シリコンで形成されたゲート電極４ｂ全体がゲート電極として機能する。

ゲート電極４ｂに電源電圧を印加すると、ソース領域５ｂ、チャネル領域７ｂとゲート電極４ｂとの間に逆方向バイアスが働き、空乏層ＤＰが発達する。ゲート電極４ｂは、実効的に破線で示す境界を有することになる。下端部においては、ゲート電極の実効位置がＸからＹの位置に移動する。このように、高電圧回路用ＭＯＳトランジスタのゲート電極に高電圧を印加した時、ゲート電極中の空乏層領域によりゲート酸化膜に印加される電界が緩和するため、耐圧が向上する。

さらに、ゲート酸化膜３が側端部において中央部よりも厚く形成されているため、高電界が印加されるゲート電極端部におけるゲート絶縁膜の厚さがさらに向上する。また、ゲート酸化膜３とゲート電極４ｂの境界が、ソース領域５ｂに向かって凸の滑らかな曲線を描くことにより、電界集中が緩和される。

図１（Ｄ）は、低電圧回路用のＭＯＳトランジスタのソース領域５ａとゲート電極４ａの一部を拡大して示す断面図である。なお、ゲート電極４ａ側壁上には、絶縁側壁スペーサ９が形成されている。また、ソース領域５ａは、基板平面内においてゲート電極４ａと一部重なり合う低不純物濃度の延長部（ＬＤＤ部）１０と、絶縁スペーサ９の端部と位置整合した高不純物濃度のソース領域１１とによって形成されている。高不純物濃度のソース領域１１は、ソース領域全体としての実効抵抗を低減させる。

ゲート電極４ａは高濃度に不純物をドープされているため、高電圧を印加されても空乏層は発達しない。ゲート酸化膜３の厚さを最適の値に選択することにより、高性能のＭＯＳトランジスタが形成される。

以上説明した両トランジスタにおいて、ソース／ドレイン領域に近い側端部において中央部よりも厚さの厚いゲート酸化膜は、ゲート電極パターニング後に熱酸化を行なうことにより、形成することができる。

図２は、ゲート電極パターニング後に熱酸化を行なった時、ゲート電極表面等に形成される酸化膜形状をシミュレーションした結果を示す。シリコン基板１表面上に、厚さ約９ｎｍのゲート酸化膜３を形成し、その上に厚さ約３００ｎｍの多結晶シリコンゲート電極４を形成する。多結晶シリコンゲート電極４をリソグラフィとエッチングによりパターニングした後、９５０℃で６０分間の熱酸化を、Ｏ₂雰囲気中で行い、シリコン基板１表面上で約３０ｎｍの酸化膜ＯＸを成長した。

この時、ゲート電極側端部において、その下部に酸化膜ＯＸが食い込み、ゲート電極４の側端部形状が丸め込まれると共に、ゲート酸化膜３の厚さが増大している。その後、ゲート電極４およびその表面上に形成された酸化膜をマスクとしてイオン注入を行なうと、図に示すように、ゲート電極４と一部重なり合うソース／ドレイン領域５が形成される。なお、ゲート電極４側壁上の酸化膜表面からソース／ドレイン領域５先端までの長さは５０ｎｍであり、ゲート電極４側壁からの長さは約３０ｎｍである。ゲート酸化膜の厚さの増加した部分は、ソース／ドレイン領域５先端よりもゲート電極中央部に向かって深く入り込んでいる。

このように、多結晶シリコンゲート電極パターニング後、熱酸化を行なうことにより、ゲート酸化膜３を端部において中央部よりも厚くし、かつゲート電極４端部の角を丸め込むことができる。図２の場合、ゲート電極端部でのゲート酸化膜厚は約４０ｎｍであり、中央部のゲート酸化膜厚９ｎｍの４倍以上であるが、少なくとも２倍以上、より好ましくは３倍以上とすることが好ましい。

図３は、多電源デバイスの構成例を概略的に示す。図３（Ａ）において、半導体集積回路チップＩＣ内には、低電圧回路ＣＫ１と高電圧回路ＣＫ２が形成される。たとえば、低電圧回路ＣＫ１はデジタル回路であり、高電圧回路ＣＫ２はアナログ回路である。低電圧回路ＣＫ１と、高電圧回路ＣＫ２との間には、電圧レベル変換用回路ＣＫ３が配置されている。

周辺部には入力用パッドＩＰ１、ＩＰ２、電源用パッド、ＰＰ１、ＰＰ２、出力用パッドＯＰ１、ＯＰ２が配置されている。パッドＩＰ１、ＰＰ１、ＯＰ１は、低電圧回路ＣＫ１用のパッドであり、パッドＩＰ２、ＰＰ２、ＯＰ２は高電圧回路ＣＫ２用のパッドである。

図３（Ｂ）は、多電源デバイスの他の構成例を示す。低電圧回路ＣＫ１の周囲には、電圧レベル変換用回路ＣＫ３を介して高電圧回路ＣＫ２が配置されている。たとえば、高電圧回路ＣＫ２は入出力回路である。チップ周辺部には、高電圧レベル用のパッドＩＰ２、ＰＰ２、ＯＰ２が配置されている。

図４〜図６は、本発明の実施例による多電源デバイスの製造工程を概略的に示す断面図である。なお、図中左側の部分が低電圧回路用の領域であり、右側の部分が高電圧用の領域である。

図４（Ａ）に示すように、ｐ型シリコン基板１１の表面領域には、ｎ型ウェル１１１、１１４、ｐ型ウェル１１２、１１３が形成されている。シリコン基板表面には、厚さ約４００ｎｍのフィールド酸化膜１２が周知のＬＯＣＯＳ工程によって形成され、活性領域を取り囲んでいる。活性領域表面には、厚さ約９ｎｍのゲート酸化膜１３が、たとえばドライ熱酸化によって形成される。厚さ約９ｎｍのゲート酸化膜は、低電圧駆動時に最適のゲート酸化膜である。

なお、図４（Ａ）において、左側のｎ型ウェル１１１およびｐ型ウェル１１２は、低電圧回路用ＭＯＳトランジスタが形成される領域として、右側のｎ型ウェル１１３およびｐ型ウェル１１４は、高電圧回路用ＭＯＳトランジスタが形成される領域として提供される。上記ゲート酸化膜１３は、一度の工程で、低電圧回路用のｎ型ウェル１１１およびｐ型ウェル１１２、高電圧回路用のｎ型ウェル１１３およびｐ型ウェル１１４上に共通に形成されるので、異なる膜厚を有するゲート酸化膜を作り分ける必要がなくなる。

図４（Ｂ）に示すように、ゲート酸化膜１３を形成した基板表面上に、たとえば厚さ約２００ｎｍの多結晶シリコン膜１４を低圧ＣＶＤ（ＬＰＣＶＤ）によって形成する。

図４（Ｃ）に示すように、多結晶シリコン膜１４表面上に、ゲート電極をパターニングするためのレジストパターン２１を形成し、レジストパターン２１をエッチングマスクとして多結晶シリコン膜１４をエッチングする。このようにして、活性領域上にゲート電極１４ａを形成する。その後、レジストパターン２１は除去する。

図４（Ｄ）に示すように、ゲート電極１４ａをパターニングしたシリコン基板１１に対し、Ｏ₂ 雰囲気中で９５０℃、６０分間のドライ熱酸化を行い、シリコン基板１１表面上で厚さ約３０ｎｍの酸化膜１３ａを成長させる。なお、多結晶シリコンのゲート電極１４ａ表面上には、シリコン基板表面上よりも厚いシリコン酸化膜が成長する。

ここで、シリコン表面を熱酸化することにより、ゲート電極１４ａ下部においては、図２に示したように、ゲート電極端部から中央部に向かって熱酸化が進行し、シリコン酸化膜１３ａの厚さがゲート電極１４ａ側端部から中央部に向かって緩やかに減少するシリコン酸化膜が形成される。シリコン酸化膜の成長と共に、多結晶シリコンのゲート電極１４ａの下端形状も角が丸め込まれる。このゲート電極下部の酸化膜の成長は、ＬＯＣＯＳにおけるバーズビークと類似のものと考えられる。

図５（Ａ）に示すように、ｎ型ウェル１１１、１１４を覆い、ｐ型ウェル１１２、１１３を露出するレジストパターン２２を形成し、Ｐ⁺ イオンまたはＡｓ⁺イオンのｎ型不純
物のイオン注入を行なう。たとえば、加速エネルギ２０〜８０ｋｅＶでドーズ量２×１０¹³〜１×１０¹⁵ｃｍ^-2のｎ型不純物イオン注入を行なう。

このイオン注入によって形成された多結晶シリコンのゲート電極１４ａ中には、約１×１０¹⁸〜５×１０¹⁹ｃｍ^-3のｎ型不純物がドープされる。ゲート電極１４ａ側壁上のシリコン酸化膜から、ｎ型不純物ドープ領域の端部までの距離は、約５０ｎｍとなる。すなわち、ｎ型不純物ドープ領域が、ゲート電極１４ａ下部に入り込み、重なり領域を持つ。その後、レジストパターン２２は除去する。

図５（Ｂ）に示すように、ｐ型ウェル１１２、１１３を覆い、ｎ型ウェル１１１、１１４を露出するレジストパターン２３を形成する。このレジストパターン２３をイオン注入マスクとし、Ｂ+またはＢＦ2 + イオンのｐ型不純物イオン注入を行なう。ｐ型不純物イオン注入のドーズ量は、図５（Ａ）に示したｎ型不純物のドーズ領域２×１０¹³〜１×１０¹⁵ｃｍ^-2と同様である。その後、レジストパターン２３は除去する。

図５（Ｃ）に示すように、基板表面上に酸化シリコン膜１９を厚さ約２００ｎｍＣＶＤによって堆積する。その後、ＣＨＦ₃ ／Ｏ₂ ／Ａｒをエッチングガスとして反応性イオンエッチングを行い、シリコン酸化膜１９、１３ａのエッチングを行い、ゲート電極１４ａの側壁上に側壁スペーサ１９ａを残すと共に、シリコン基板表面を露出する。

なお、以上の工程により、ｎ型ウェル１１１のゲート電極両側には、浅く低不純物濃度のｐ型領域１５が形成され、ｐ型ウェル１１２表面上には浅く低不純物濃度のｎ型領域１６が形成され、ｐ型ウェル１１３表面には浅く低不純物濃度のｎ型領域１７が形成され、ｎ型ウェル１１４表面には浅く低不純物のｐ型領域１８が形成される。これらの浅く低不純物型の不純物ドープ領域１５〜１８は、所謂ＬＤＤ領域である。

図５（Ｄ）に示すように、ｐ型ウェル１１２を露出し、高電圧回路のｐ型ウェル１１３およびｎ型ウェル１１１、１１４を覆うレジストパターン２４を形成する。レジストパターン２４をイオン注入マスクとし、Ｐ⁺またはＡｓ⁺ のｎ型不純物をイオン注入する。たとえば、加速エネルギ４０ｋｅＶで、ドーズ量２×１０¹⁵ｃｍ^-2のイオン注入を行い、約１×１０²⁰ｃｍ^-3のｎ型不純物濃度を有する高濃度ソース／ドレイン領域を形成する。

図６（Ａ）に示すように、図５（Ｄ）に示すイオン注入により、ｐ型ウェル１１２上のゲート電極１４ａ両側に高不純物濃度のソース／ドレイン領域１６ａが形成される。

その後、ｎ型ウェル１１１を露出し、ｐ型ウェル１１２、および高電圧回路のｐ型ウェル１１３およびｎ型ウェル１１４を覆うレジストパターン２５を形成する。このレジストパターン２５をイオン注入マスクとし、ｎ型ウェル１１１にＢ⁺またはＢＦ₂ ⁺ のｐ型不純物のイオン注入を行なう。たとえば、ドーズ量２×１０¹⁵ｃｍ^-2のイオン注入を行い、ｐ型不純物約１×１０²⁰ｃｍ^-3のソース／ドレイン領域を形成する。

これら高濃度の不純物注入時に高電圧回路部分は全てレジストに覆われているので、ソース／ドレイン領域１７、１８、ゲート電極は低濃度に保たれている。

図６（Ｂ）は、このようにして形成された高不純物濃度ソース／ドレイン領域１５ａを示す。その後、レジストパターン２５は除去する。レジストパターンを除去した後、たとえはラピッドサーマルアニール（ＲＴＡ）により、温度約１０００℃、１０秒間のアニーリングを行い、イオン注入した不純物を活性化する。

活性化後、図面中右側の高電圧回路部分においては、ゲート電極両側に深さ約２００ｎｍのソースドレイン領域が形成され、ｎ型ウェル１１１内には深さ約２００〜３００ｎｍのソース／ドレイン領域１５ａが形成され、ｐ型ウェル１１２内には深さ約３００〜４００ｎｍのソース／ドレイン領域１６ａが形成される。

図６（Ｃ）に示すように、基板表面に、厚さ約５０ｎｍのＴｉ膜３０を、たとえばスパッタリング等によって堆積する。その後、約６５０℃、約３０秒間のアニーリングを行い、高融点金属であるＴｉ膜３０を下地Ｓｉと反応させ、Ｔｉシリサイド層を形成する。

この一次シリサイド反応の後、未反応Ｔｉ膜をウォッシュアウトにより除去する。未反応Ｔｉ膜を除去した後、さらに約９５０℃、約０．１秒間のアニーリングを行い、二次シリサイド反応を完結させる。このようにして、ＭＯＳトランジスタのソース／ドレイン領域上にシリサイド電極層３１を形成し、ゲート電極１４ａ上にシリサイド電極層３２を形成する。

図中左側に示す低電圧回路においては、ゲート酸化膜が端部で中央部より厚いＭＯＳトランジスタが形成される。ゲート電極およびソース／ドレイン領域は、高濃度に不純物をドープされる。

図中右側に示す高電圧回路においては、ゲート酸化膜が端部で中央部より厚く形成される他、ゲート電極は低不純物濃度にドープされる。このため、ゲート電極に逆方向バイアス電圧を印加した後、ゲート電極下部には空乏層が発生する。高電圧回路のＭＯＳトランジスタは浅く低不純物濃度のソース／ドレイン領域しか有さないが、その表面上にはシリサイド電極が形成されているため、動作上は問題を生じない。

本実施例においては、ゲート絶縁膜の厚さをゲート電極端部で中央部より厚くすると共に高電圧回路内ＭＯＳトランジスタのゲート電極の不純物濃度を低減した。このため、高電圧回路内ＭＯＳトランジスタのゲート電極においては逆方向バイアス時に空乏層が発達し、ゲート絶縁膜の膜厚変化と共にゲート絶縁膜の耐圧を向上させる。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。たとえば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

本発明の実施例による多電源デバイスのＭＯＳトランジスタを説明するための概略断面図である。 ゲートパターニング後の酸化により形成される酸化膜の形状を示す断面図である。 多電源デバイスの配置を概略的に示す平面図である。 本発明の実施例による半導体装置の製造プロセスを概略的に示す断面図である。 本発明の実施例による半導体装置の製造プロセスを概略的に示す断面図である。 本発明の実施例による半導体装置の製造プロセスを概略的に示す断面図である。

符号の説明

１ 半導体基板、 ２ フィールド酸化膜、 ３ ゲート酸化膜、 ４ゲート電極、 ５、６ ソース／ドレイン領域、 ７ チャネル領域、８反転層、 ９ 側壁スペーサ、１０ ＬＤＤ部、 １１ 高不純物濃度領域、 １１ ｐ型シリコン基板、 １２ フィールド酸化膜、１３ ゲート酸化膜、 １４ 多結晶シリコン層（ゲート電極）、１５〜１８（低濃度）ソース／ドレイン領域、 １５ａ、１６ａ 高不純物濃度（ソース／ドレイン）領域、 ２１〜２５ レジストパターン、 ３０ Ｔｉ膜、 ３１、３２シリサイド層

Claims (6)

1. 比較的低電圧で駆動されるＭＯＳトランジスタと比較的高電圧で駆動されるＭＯＳトランジスタとを同一シリコン基板上に有する半導体装置の製造方法であって、
   （ａ）第１導電型の複数の活性領域を有するシリコン基板を準備する工程と、
   （ｂ）前記第１導電型の複数の活性領域上に、前記比較的高電圧で駆動されるＭＯＳトランジスタと比較的低電圧で駆動されるＭＯＳトランジスタに共通に、同一工程でゲート酸化膜を形成する工程と、
   （ｃ）前記ゲート酸化膜上にポリシリコン電極層を形成する工程と、
   （ｄ）前記ポリシリコン電極層をパターニングし、前記第１導電型の複数の活性領域の各々の上にゲート電極パターンを形成する工程と、
   （ｅ）前記シリコン基板および前記ゲート電極パターンの表面を酸化し、前記ゲート電極のポリシリコン表面を酸化すると共に、前記ゲート電極下部においては端部から中央部に向かって酸化を進行させ、前記ゲート酸化膜と一体化し、ゲート電極パターンの側壁から中央部に向かって次第に厚さが減少し、中央部の厚さが低電圧駆動時に最適な膜厚であり、端部において耐圧を向上したゲート酸化膜を形成する工程と、
   （ｆ）前記ゲート電極パターンをマスクとして前記複数の活性領域に前記第１導電型と逆の第２導電型の不純物を低濃度でドープし、前記比較的高電圧で駆動されるＭＯＳトランジスタのゲート電極および第１ソース／ドレイン領域に適した低濃度にすると共に、前記比較的低電圧で駆動されるＭＯＳトランジスタのＬＤＤ領域に適した低濃度とする第１ドープ工程と、
   （ｇ）前記シリコン基板上に酸化シリコン膜を堆積し、エッチングしてゲート電極側壁上に側壁スペーサを残すと共に、シリコン基板表面を露出する工程と、
   （ｈ）少なくとも前記高電圧で駆動されるＭＯＳトランジスタのゲート電極および活性領域を含む、前記複数の活性領域の一部をマスクで覆い、残りの活性領域に第２導電型不純物を高濃度にドープし、前記比較的低電圧で駆動されるＭＯＳトランジスタのゲート電極パターンとその両側の側壁スペーサ外側の活性領域を高濃度とする第２ドープ工程と
   を含む複数のＭＯＳトランジスタを有する半導体装置の製造方法。
2. 前記工程（ｅ）が、酸素雰囲気中で熱酸化を行なう工程である請求項１記載の半導体装置の製造方法。
3. 前記工程（ｅ）が、ゲート酸化膜の端部の厚さを中央部の厚さの２倍以上にする請求項１または２記載の半導体装置の製造方法。
4. 前記工程（ｅ）が、前記ゲート電極パターンの電流方向に沿う断面形状を、下側端部で丸め込む請求項１〜３のいずれか１項記載の半導体装置の製造方法。
5. 前記比較的低電圧で駆動されるＭＯＳトランジスタのＬＤＤ領域および前記比較的高電圧で駆動されるＭＯＳトランジスタの第１ソース／ドレイン領域は、前記ポリシリコンのゲート電極と基板面内で重なり合いを有する請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
6. 前記シリコン基板が、さらに、第２導電型の第３および第４の活性領域を有し、
   （ｉ）前記第３、第４の活性領域上に、第１導電型にドープされた第３、第４の電極を有する一対のＭＯＳトランジスタを形成する工程、
   をさらに有する請求項１〜５のいずれか１項に記載の半導体装置の製造方法。

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