JP2005051268A - 半導体装置とその製造方法 - Google Patents
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Abstract
【解決手段】 多電源半導体装置であって、高圧MOS−Tは、基板中の第1活性領域上に形成され、電流方向に関し、側端部において増大した厚さを有し、中央部の厚さを低電圧駆動時に最適な膜厚とする第1ゲート酸化膜と、不純物を低濃度にドープされた第1ゲート電極と、その両側に形成され、不純物を低濃度にドープされた第1ソース/ドレイン領域と、を有し、低圧MOS−Tは、第2活性領域上に、第1ゲート酸化膜と同一の工程により形成された第2ゲート酸化膜と、高濃度の不純物をドープされた第2ゲート電極と、その両側に形成され、不純物を高濃度にドープされた第2ソース/ドレイン領域と、を有し、ゲート酸化膜の増大した厚さを有する部分がソース/ドレイン領域先端よりゲート電極中央部に向かって入り込んでいる。
【選択図】図1
Description
前記比較的高電圧で駆動されるMOSトランジスタは、
前記半導体基板中の第1導電型の第1活性領域と、
前記第1活性領域上に形成され、トランジスタの電流方向に関し、側端部において中央部より増大した厚さを有するとともに、中央部の厚さを低電圧駆動時に最適な膜厚とする第1ゲート酸化膜と、
前記第1ゲート酸化膜上に形成され、第1導電型と逆の第2導電型不純物を比較的低濃度にドープされた第1ゲート電極と、
前記第1ゲート電極両側の前記第1活性領域に形成され、前記第1ゲート電極のドーピングと同一工程で前記第2導電型不純物を比較的低濃度にドープされた第1ソース/ドレイン領域と、
を有し、前記比較的低電圧で駆動されるMOSトランジスタは、
前記半導体基板中の第1導電型の第2活性領域と、
前記第2活性領域上に、前記第1ゲート酸化膜と同一の工程により形成され、トランジスタの電流方向に関し、側端部において中央部より増大した厚さを有するとともに、中央部の厚さを低電圧駆動時に最適な膜厚とする第2ゲート酸化膜と、
前記第2ゲート酸化膜上に形成され、比較的高濃度の第2導電型不純物をドープされた第2ゲート電極と、
前記第2ゲート電極両側の前記第2活性領域に形成され、前記第2ゲート電極のドーピングと同一工程で前記第2導電型不純物を比較的高濃度にドープされた第2ソース/ドレイン領域と、
を有し、前記第1ゲート酸化膜および第2ゲート酸化膜は、前記増大した厚さを有する部分が前記ソース/ドレイン領域先端より前記ゲート電極中央部に向かって入り込んでいる半導体装置が提供される。
第1導電型の複数の活性領域を有する半導体基板を準備する工程と、
前記複数の活性領域上に、前記比較的高電圧で駆動されるMOSトランジスタと比較的低電圧で駆動されるMOSトランジスタに共通に、同一工程でゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に電極層を形成する工程と、
前記電極層をパターニングし、前記複数の活性領域の各々の上にゲート電極パターンを形成する工程と、
前記ゲート電極パターンの表面を酸化し、前記ゲート酸化膜と一体化し、ゲート電極パターンの側壁から中央部に向かって次第に厚さが減少し、中央部の厚さが低電圧駆動時に最適な膜厚であり、端部において耐圧を向上したゲート酸化膜を形成する工程と、
前記ゲート電極パターンをマスクとして前記複数の活性領域に前記第1導電型と逆の第2導電型の不純物を低濃度でドープし、前記ゲート電極パターンとその両側の活性領域を前記比較的高電圧で駆動されるMOSトランジスタに適した低濃度とする第1ドープ工程と、
前記半導体基板上に酸化シリコン膜を堆積し、エッチングしてゲート電極側壁上に側壁スペーサを残すと共に、半導体基板表面を露出する工程と、
前記複数の活性領域の一部をマスクで覆い、残りの活性領域に第2導電型不純物を高濃度にドープし、ゲート電極パターンとその両側の活性領域を前記比較的低電圧で駆動されるMOSトランジスタに適した高濃度とする第2ドープ工程と
を含む複数のMOSトランジスタを有する半導体装置の製造方法が提供される。
Claims (8)
- 比較的低電圧で駆動されるMOSトランジスタと比較的高電圧で駆動されるMOSトランジスタとを同一半導体基板上に有する半導体装置であって、
前記比較的高電圧で駆動されるMOSトランジスタは、
前記半導体基板中の第1導電型の第1活性領域と、
前記第1活性領域上に形成され、トランジスタの電流方向に関し、側端部において中央部より増大した厚さを有するとともに、中央部の厚さを低電圧駆動時に最適な膜厚とする第1ゲート酸化膜と、
前記第1ゲート酸化膜上に形成され、第1導電型と逆の第2導電型不純物を比較的低濃度にドープされた第1ゲート電極と、
前記第1ゲート電極両側の前記第1活性領域に形成され、前記第2導電型不純物を比較的低濃度にドープされた第1ソース/ドレイン領域と、
を有し、前記比較的低電圧で駆動されるMOSトランジスタは、
前記半導体基板中の第1導電型の第2活性領域と、
前記第2活性領域上に、前記第1ゲート酸化膜と同一の工程により形成され、トランジスタの電流方向に関し、側端部において中央部より増大した厚さを有するとともに、中央部の厚さを低電圧駆動時に最適な膜厚とする第2ゲート酸化膜と、
前記第2ゲート酸化膜上に形成され、比較的高濃度の第2導電型不純物をドープされた第2ゲート電極と、
前記第2ゲート電極両側の前記第2活性領域に形成され、前記第2導電型不純物を比較的高濃度にドープされた第2ソース/ドレイン領域と、
を有し、前記第1ゲート酸化膜および第2ゲート酸化膜は、前記増大した厚さを有する部分が前記ソース/ドレイン領域先端より前記ゲート電極中央部に向かって入り込んでいる半導体装置。 - 前記第1ゲート酸化膜および第2ゲート酸化膜は、前記側端部において前記中央部の2倍以上の厚さを有する請求項1記載の半導体装置。
- 前記第1電極と第2電極は、トランジスタの電流方向に関し、側端部で丸められた断面形状を有する請求項1または2記載の半導体装置。
- 前記比較的低電圧で駆動されるMOSトランジスタは、前記第2活性領域内に形成され、前記第2電極の1端部と基板表面内で一部重なり合い、低濃度の第2導電型不純物をドープされた低濃度電流端子領域と、前記第2電極と逆の側で前記低濃度電流端子領域に隣接し、前記第2活性領域中に形成された高濃度電流端子領域とを有し、前記比較的高電圧で駆動されるMOSトランジスタは、前記第1活性領域を取り囲むフィールド絶縁膜と、前記フィールド絶縁膜と前記第1電極との間の領域に形成され、第1電極の端部と基板面内で重なり合い、低濃度の第2導電型不純物をドープされた電流端子領域とを有する請求項1〜3のいずれか1項に記載の半導体装置。
- さらに、前記半導体基板中に形成された第2導電型の第3および第4の活性領域と、前記第3、第4の活性領域上に形成され、第1導電型にドープされた第3、第4の電極を有する一対のMOSトランジスタとを有する請求項1〜4のいずれか1項に記載の半導体装置。
- 比較的低電圧で駆動されるMOSトランジスタと比較的高電圧で駆動されるMOSトランジスタとを同一半導体基板上に有する半導体装置の製造方法であって、
第1導電型の複数の活性領域を有する半導体基板を準備する工程と、
前記複数の活性領域上に、前記比較的高電圧で駆動されるMOSトランジスタと比較的低電圧で駆動されるMOSトランジスタに共通に、同一工程でゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に電極層を形成する工程と、
前記電極層をパターニングし、前記複数の活性領域の各々の上にゲート電極パターンを形成する工程と、
前記ゲート電極パターンの表面を酸化し、前記ゲート酸化膜と一体化し、ゲート電極パターンの側壁から中央部に向かって次第に厚さが減少し、中央部の厚さが低電圧駆動時に最適な膜厚であり、端部において耐圧を向上したゲート酸化膜を形成する工程と、
前記ゲート電極パターンをマスクとして前記複数の活性領域に前記第1導電型と逆の第2導電型の不純物を低濃度でドープし、前記ゲート電極パターンとその両側の活性領域を前記比較的高電圧で駆動されるMOSトランジスタに適した低濃度とする第1ドープ工程と、
前記半導体基板上に酸化シリコン膜を堆積し、エッチングしてゲート電極側壁上に側壁スペーサを残すと共に、半導体基板表面を露出する工程と、
前記複数の活性領域の一部をマスクで覆い、残りの活性領域に第2導電型不純物を高濃度にドープし、ゲート電極パターンとその両側の活性領域を前記比較的低電圧で駆動されるMOSトランジスタに適した高濃度とする第2ドープ工程と
を含む複数のMOSトランジスタを有する半導体装置の製造方法。 - 前記第1ドープ工程と前記第2ドープ工程とが不純物をイオン注入する工程を含む請求項6記載の半導体装置の製造方法。
- 前記第1ドープ工程と前記第2ドープ工程との間に、前記ゲート電極パターンの側壁上に絶縁物のスペーサを形成する工程を含む請求項7記載の半導体装置の製造方法。
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JP2004294615A JP2005051268A (ja) | 2004-10-07 | 2004-10-07 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004294615A JP2005051268A (ja) | 2004-10-07 | 2004-10-07 | 半導体装置とその製造方法 |
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Application Number | Title | Priority Date | Filing Date |
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JP9028132A Division JPH10223771A (ja) | 1997-02-12 | 1997-02-12 | 半導体装置とその製造方法 |
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Application Number | Title | Priority Date | Filing Date |
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JP2006344653A Division JP2007150327A (ja) | 2006-12-21 | 2006-12-21 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
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JP2005051268A true JP2005051268A (ja) | 2005-02-24 |
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ID=34270326
Family Applications (1)
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JP2004294615A Pending JP2005051268A (ja) | 2004-10-07 | 2004-10-07 | 半導体装置とその製造方法 |
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Country | Link |
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JP (1) | JP2005051268A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20080016197A (ko) * | 2006-08-18 | 2008-02-21 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 고전압 트랜지스터 형성방법 |
-
2004
- 2004-10-07 JP JP2004294615A patent/JP2005051268A/ja active Pending
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KR20080016197A (ko) * | 2006-08-18 | 2008-02-21 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 고전압 트랜지스터 형성방법 |
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