JP3191287B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、タングステンなど
の金属材料を用いたゲート電極を有する半導体装置およ
びその製造方法に関する。
の金属材料を用いたゲート電極を有する半導体装置およ
びその製造方法に関する。
【０００２】
【従来の技術】近年、素子の高速化に対する要請に対応
すべく、ＭＯＳＦＥＴにおいてゲート電極を２層構造と
する手法が広く用いられるようになってきている。図１
１は、その一例を示すものである。このＭＯＳＦＥＴ
は、シリコン基板１上にゲート酸化膜２を介してゲート
電極が設けられている。ゲート電極は、リンドープポリ
シリコン３からなる下層部と、ＷＳｉ（タングステンシ
リサイド）４からなる上層部とを有している。ゲート電
極をこのような２層構造とすることにより、ゲート電極
が低抵抗化し、素子の高速化を図ることが可能となる。
すべく、ＭＯＳＦＥＴにおいてゲート電極を２層構造と
する手法が広く用いられるようになってきている。図１
１は、その一例を示すものである。このＭＯＳＦＥＴ
は、シリコン基板１上にゲート酸化膜２を介してゲート
電極が設けられている。ゲート電極は、リンドープポリ
シリコン３からなる下層部と、ＷＳｉ（タングステンシ
リサイド）４からなる上層部とを有している。ゲート電
極をこのような２層構造とすることにより、ゲート電極
が低抵抗化し、素子の高速化を図ることが可能となる。
【０００３】以下、従来のＭＯＳＦＥＴの製造方法につ
いて図１２を参照して説明する。
いて図１２を参照して説明する。
【０００４】まず、熱酸化によりシリコン基板表面にゲ
ート酸化膜となる膜厚１０ｎｍ程度のシリコン酸化膜２
を形成する。次いでその上に、リンドープシリコン３、
ＷＳｉ４をＣＶＤ法により成膜する。膜厚はそれぞれ１
００ｎｍ程度とする。つづいてこれらの不要箇所を除去
してゲート電極形状にパターニングする（図１２
（ａ））。
ート酸化膜となる膜厚１０ｎｍ程度のシリコン酸化膜２
を形成する。次いでその上に、リンドープシリコン３、
ＷＳｉ４をＣＶＤ法により成膜する。膜厚はそれぞれ１
００ｎｍ程度とする。つづいてこれらの不要箇所を除去
してゲート電極形状にパターニングする（図１２
（ａ））。
【０００５】次に酸素を含む雰囲気下で加熱処理を行
い、側面にシリコン酸化膜５を形成する（図１２
（ｂ））。加熱処理の条件は、たとえば雰囲気温度８０
０℃、処理時間４０分とする。この条件は、表面が平坦
なシリコン基板を処理したときに膜厚５ｎｍの熱酸化膜
が形成される条件である。
い、側面にシリコン酸化膜５を形成する（図１２
（ｂ））。加熱処理の条件は、たとえば雰囲気温度８０
０℃、処理時間４０分とする。この条件は、表面が平坦
なシリコン基板を処理したときに膜厚５ｎｍの熱酸化膜
が形成される条件である。
【０００６】つづいてイオン注入を行って拡散層６を形
成する（図１２（ｃ））。
成する（図１２（ｃ））。
【０００７】
【発明が解決しようとする課題】ところが上記従来技術
では、ゲート電極のドレイン側端部においてＧＩＤＬ
（Gate Induced Drain Leakage Current）とよばれるリ
ーク電流が発生し、問題となっていた。これは、ゲート
電極端部において電界の集中が起こるため、トンネル現
象に起因するリーク電流が発生するというものである。
では、ゲート電極のドレイン側端部においてＧＩＤＬ
（Gate Induced Drain Leakage Current）とよばれるリ
ーク電流が発生し、問題となっていた。これは、ゲート
電極端部において電界の集中が起こるため、トンネル現
象に起因するリーク電流が発生するというものである。
【０００８】このＧＩＤＬの発生は、従来のポリシリコ
ン（多結晶シリコン）のみからなる単層構造ゲート電極
を有するＭＯＳＦＥＴではあまり問題となっていなかっ
た。この理由について以下説明する。ポリシリコンゲー
トを有するＭＯＳＦＥＴでは、ゲート電極形成後、側面
部の酸化工程で、比較的強い酸化条件、たとえば、表面
が平坦なシリコン基板を処理したときに膜厚１０ｎｍ程
度の熱酸化膜が形成される条件で酸化を行うことが可能
であった。これは、このような強い酸化条件で酸化を行
っても、通常、ポリシリコンが異常酸化等により損傷を
受けることはないからである。このため側壁にバーズピ
ークが成長し、結果としてゲート端部に酸化膜の厚膜部
が発生していた（図１０）。この厚膜部の存在により、
ゲート電極端部における電界集中が緩和されるのでＧＩ
ＤＬが発生しにくくなっていたのである。
ン（多結晶シリコン）のみからなる単層構造ゲート電極
を有するＭＯＳＦＥＴではあまり問題となっていなかっ
た。この理由について以下説明する。ポリシリコンゲー
トを有するＭＯＳＦＥＴでは、ゲート電極形成後、側面
部の酸化工程で、比較的強い酸化条件、たとえば、表面
が平坦なシリコン基板を処理したときに膜厚１０ｎｍ程
度の熱酸化膜が形成される条件で酸化を行うことが可能
であった。これは、このような強い酸化条件で酸化を行
っても、通常、ポリシリコンが異常酸化等により損傷を
受けることはないからである。このため側壁にバーズピ
ークが成長し、結果としてゲート端部に酸化膜の厚膜部
が発生していた（図１０）。この厚膜部の存在により、
ゲート電極端部における電界集中が緩和されるのでＧＩ
ＤＬが発生しにくくなっていたのである。
【０００９】ところが、上層にタングステン等を用いた
２層構造のゲートとした場合は、ポリシリコンゲートの
ように強い酸化条件で酸化を行うことはできない。強い
酸化条件で酸化を行うと、上層のタングステン等が異常
酸化をおこすためである。したがって、ゲート電極側面
部の酸化工程は弱い酸化条件、たとえば、表面が平坦な
シリコン基板を処理したときに膜厚５ｎｍ程度の熱酸化
膜が形成される条件を選択する必要がある。このような
条件では、ゲート側壁にバーズピークがわずかしか成長
せず、ゲート端部において十分な酸化膜厚膜部が発生し
ない（図１２（ｂ）囲み部）。このためゲート電極端部
に電界集中が起こり、ＧＩＤＬの発生が問題となる。な
お、ＲＴＡ（Rapid Thermal Annealing）によりゲート
端部の酸化膜厚膜部を形成する方法も考えられるが、工
程が煩雑化する。
２層構造のゲートとした場合は、ポリシリコンゲートの
ように強い酸化条件で酸化を行うことはできない。強い
酸化条件で酸化を行うと、上層のタングステン等が異常
酸化をおこすためである。したがって、ゲート電極側面
部の酸化工程は弱い酸化条件、たとえば、表面が平坦な
シリコン基板を処理したときに膜厚５ｎｍ程度の熱酸化
膜が形成される条件を選択する必要がある。このような
条件では、ゲート側壁にバーズピークがわずかしか成長
せず、ゲート端部において十分な酸化膜厚膜部が発生し
ない（図１２（ｂ）囲み部）。このためゲート電極端部
に電界集中が起こり、ＧＩＤＬの発生が問題となる。な
お、ＲＴＡ（Rapid Thermal Annealing）によりゲート
端部の酸化膜厚膜部を形成する方法も考えられるが、工
程が煩雑化する。
【００１０】近年、素子の微細化に伴ってゲート酸化膜
が薄膜化される傾向にあるが、ＧＩＤＬの発生はゲート
酸化膜の平均厚みが薄いほど著しくなり、２０ｎｍ以
下、特に１０ｎｍ以下の場合に顕著となる。
が薄膜化される傾向にあるが、ＧＩＤＬの発生はゲート
酸化膜の平均厚みが薄いほど著しくなり、２０ｎｍ以
下、特に１０ｎｍ以下の場合に顕著となる。
【００１１】くわえて、素子の微細化に伴いゲート電極
とコンタクトホール間の距離が短くなるにつれ、ＧＩＤ
Ｌの問題は一層顕著となる。コンタクトホールの内壁に
は、通常、ノンドープシリコン（以下、「ＮＳＧ膜」と
称す）等からなる側壁酸化膜を設け、ホールに埋め込ま
れた金属膜とゲート電極との短絡を防止している。とこ
ろが、このＮＳＧ膜は、基板と接触する部分の近傍にお
いて界面準位を発生させる。ドレイン領域中にこのよう
な界面準位が生じると、トンネル現象に起因するＧＩＤ
Ｌが一層発生しやすくなるのである。
とコンタクトホール間の距離が短くなるにつれ、ＧＩＤ
Ｌの問題は一層顕著となる。コンタクトホールの内壁に
は、通常、ノンドープシリコン（以下、「ＮＳＧ膜」と
称す）等からなる側壁酸化膜を設け、ホールに埋め込ま
れた金属膜とゲート電極との短絡を防止している。とこ
ろが、このＮＳＧ膜は、基板と接触する部分の近傍にお
いて界面準位を発生させる。ドレイン領域中にこのよう
な界面準位が生じると、トンネル現象に起因するＧＩＤ
Ｌが一層発生しやすくなるのである。
【００１２】以上のように、素子の微細化に伴って、上
記ＧＩＤＬの問題への対策は従来にまして強く望まれて
いる。
記ＧＩＤＬの問題への対策は従来にまして強く望まれて
いる。
【００１３】本発明は上記事情に鑑みてなされたもので
あり、上層にタングステン等を用いた２層構造のゲート
電極を有するＭＯＳＦＥＴにおいて、ドレイン側端部に
おけるリーク電流（ＧＩＤＬ）の発生を防止することを
目的とする。
あり、上層にタングステン等を用いた２層構造のゲート
電極を有するＭＯＳＦＥＴにおいて、ドレイン側端部に
おけるリーク電流（ＧＩＤＬ）の発生を防止することを
目的とする。
【００１４】
【課題を解決するための手段】上記課題を解決する本発
明によれば、シリコン基板と、該シリコン基板上にゲー
ト酸化膜を介して設けられたゲート電極と、該ゲート電
極の両脇に形成されたソース領域およびドレイン領域と
を有し、該ゲート電極は多結晶シリコンからなる下層部
と金属材料からなる上層部とを有し、前記ゲート電極の
ゲート長方向中央部における前記ゲート酸化膜の膜厚は
１０ｎｍ以下であり、前記ゲート電極のゲート長方向端
部における前記ゲート酸化膜の膜厚は、前記ゲート長方
向中央部におけるゲート酸化膜の膜厚の１．４〜３．０
倍であり、前記ゲート電極の周囲部で前記基板が所定深
さまで除去されていることを特徴とする半導体装置が提
供される。ここで、前記ゲート電極の前記ゲート酸化膜
に接する面は、単一の材料からなることが好ましい。
明によれば、シリコン基板と、該シリコン基板上にゲー
ト酸化膜を介して設けられたゲート電極と、該ゲート電
極の両脇に形成されたソース領域およびドレイン領域と
を有し、該ゲート電極は多結晶シリコンからなる下層部
と金属材料からなる上層部とを有し、前記ゲート電極の
ゲート長方向中央部における前記ゲート酸化膜の膜厚は
１０ｎｍ以下であり、前記ゲート電極のゲート長方向端
部における前記ゲート酸化膜の膜厚は、前記ゲート長方
向中央部におけるゲート酸化膜の膜厚の１．４〜３．０
倍であり、前記ゲート電極の周囲部で前記基板が所定深
さまで除去されていることを特徴とする半導体装置が提
供される。ここで、前記ゲート電極の前記ゲート酸化膜
に接する面は、単一の材料からなることが好ましい。
【００１５】本発明は、ゲート酸化膜の中央部の膜厚が
１０ｎｍ以下であるのに対し、ゲート酸化膜の端部の膜
厚が中央部の１．４〜３．０倍となっている。このた
め、ゲート端部のドレイン領域との境界において電界の
集中を緩和し、リーク電流を効果的に防止することがで
きる。またゲート電極が金属材料からなる上層部を有す
るため優れた応答性が得られる。
１０ｎｍ以下であるのに対し、ゲート酸化膜の端部の膜
厚が中央部の１．４〜３．０倍となっている。このた
め、ゲート端部のドレイン領域との境界において電界の
集中を緩和し、リーク電流を効果的に防止することがで
きる。またゲート電極が金属材料からなる上層部を有す
るため優れた応答性が得られる。
【００１６】ここでゲート酸化膜の「中央部」とは、基
板表面に形成されるチャネル層とゲート電極との間に挟
まれた部分であって、ゲート酸化膜の中央付近の領域を
いう。また、ゲート酸化膜の「端部」とは、上記「中央
部」を除く領域をいう。たとえば図１の半導体装置で
は、中央部の矢印で示した膜厚を１０ｎｍ以下とし、囲
み部の矢印で示した膜厚を中央部の１．４〜３．０倍と
する。
板表面に形成されるチャネル層とゲート電極との間に挟
まれた部分であって、ゲート酸化膜の中央付近の領域を
いう。また、ゲート酸化膜の「端部」とは、上記「中央
部」を除く領域をいう。たとえば図１の半導体装置で
は、中央部の矢印で示した膜厚を１０ｎｍ以下とし、囲
み部の矢印で示した膜厚を中央部の１．４〜３．０倍と
する。
【００１７】また本発明によれば、上記半導体装置にお
いて、前記ゲート電極を埋め込むように形成された層間
絶縁膜をさらに有し、前記層間絶縁膜の所定箇所に、前
記ゲート電極と離間して内壁がシリコン酸化膜で覆われ
たコンタクトホールが形成され、前記ゲート電極と前記
コンタクトホールとの間にドレイン領域を有する半導体
装置であって、下記式（１）または（２）を満たすこと
を特徴とする半導体装置が提供される。
いて、前記ゲート電極を埋め込むように形成された層間
絶縁膜をさらに有し、前記層間絶縁膜の所定箇所に、前
記ゲート電極と離間して内壁がシリコン酸化膜で覆われ
たコンタクトホールが形成され、前記ゲート電極と前記
コンタクトホールとの間にドレイン領域を有する半導体
装置であって、下記式（１）または（２）を満たすこと
を特徴とする半導体装置が提供される。
【００１８】
【数２】 （前記シリコン酸化膜と前記シリコン基板とが接する部
分のゲート電極側の端部と、前記ゲート酸化膜の前記コ
ンタクトホール側の端部との距離をｘ（ｎｍ）、前記ゲ
ート酸化膜の端部の膜厚をＴox（ｎｍ）、前記ゲート電
極と前記ドレイン領域との間の電圧をＶDG（Ｖ）、前記
ドレイン領域の不純物濃度をＮD（ｃｍ-3）、前記半導
体装置の使用温度をＴ（Ｋ）とする。）
分のゲート電極側の端部と、前記ゲート酸化膜の前記コ
ンタクトホール側の端部との距離をｘ（ｎｍ）、前記ゲ
ート酸化膜の端部の膜厚をＴox（ｎｍ）、前記ゲート電
極と前記ドレイン領域との間の電圧をＶDG（Ｖ）、前記
ドレイン領域の不純物濃度をＮD（ｃｍ-3）、前記半導
体装置の使用温度をＴ（Ｋ）とする。）
【００１９】ゲート電極に近接してコンタクトホールが
設けられた半導体装置では、ＧＩＤＬ発生の有無は、ゲ
ート酸化膜の膜厚のみならず、ゲート電極とコンタクト
ホール側端部との距離によっても影響を受ける。前述の
ように、ホール側壁の酸化膜によりドレイン領域中に界
面準位が発生するからである。本発明は、ゲート酸化膜
の端部膜厚およびゲート電極−コンタクトホール側端部
との距離がＧＩＤＬのしきい値に及ぼす影響を明らかに
し、これらの関係を規定したものである。本発明によれ
ばＧＩＤＬをより効果的に防止し、ＧＩＤＬのしきい値
を向上させることができる。
設けられた半導体装置では、ＧＩＤＬ発生の有無は、ゲ
ート酸化膜の膜厚のみならず、ゲート電極とコンタクト
ホール側端部との距離によっても影響を受ける。前述の
ように、ホール側壁の酸化膜によりドレイン領域中に界
面準位が発生するからである。本発明は、ゲート酸化膜
の端部膜厚およびゲート電極−コンタクトホール側端部
との距離がＧＩＤＬのしきい値に及ぼす影響を明らかに
し、これらの関係を規定したものである。本発明によれ
ばＧＩＤＬをより効果的に防止し、ＧＩＤＬのしきい値
を向上させることができる。
【００２０】また本発明によれば、 （Ａ）シリコン基板表面にシリコン酸化膜、多結晶シリ
コン膜、および、金属シリサイド膜もしくは金属膜をこ
の順で形成する工程と、 （Ｂ）ゲート電極形成箇所にマスクを設けた後、前記シ
リコン酸化膜、多結晶シリコン膜、および、金属シリサ
イド膜もしくは金属膜の不要箇所をエッチングにより除
去してゲート電極を形成し、さらに前記基板を所定深さ
までエッチングする工程と、 （Ｃ）酸素を含む雰囲気下で基板に対して加熱処理を行
い、前記ゲート電極端部において前記シリコン酸化膜の
厚膜部を形成し、これにより前記ゲート電極のゲート長
方向端部における前記シリコン酸化膜の膜厚を、前記ゲ
ート長方向中央部におけるシリコン酸化膜の膜厚の１．
４〜３．０倍とする工程と、を含むことを特徴とする半
導体装置の製造方法、が提供される。
コン膜、および、金属シリサイド膜もしくは金属膜をこ
の順で形成する工程と、 （Ｂ）ゲート電極形成箇所にマスクを設けた後、前記シ
リコン酸化膜、多結晶シリコン膜、および、金属シリサ
イド膜もしくは金属膜の不要箇所をエッチングにより除
去してゲート電極を形成し、さらに前記基板を所定深さ
までエッチングする工程と、 （Ｃ）酸素を含む雰囲気下で基板に対して加熱処理を行
い、前記ゲート電極端部において前記シリコン酸化膜の
厚膜部を形成し、これにより前記ゲート電極のゲート長
方向端部における前記シリコン酸化膜の膜厚を、前記ゲ
ート長方向中央部におけるシリコン酸化膜の膜厚の１．
４〜３．０倍とする工程と、を含むことを特徴とする半
導体装置の製造方法、が提供される。
【００２１】この半導体装置の製造方法によれば、
（Ｂ）の工程でゲート電極周辺の基板を所定深さまでエ
ッチングするため、ゲート酸化膜の下側に位置する部分
がゲート電極側面に露出する。これにより（Ｃ）の工程
の加熱処理を行う際、ゲート電極側面においてゲート酸
化膜の下部からも酸化が進行し、バーズビークが成長す
る。これによりゲート酸化膜の端部に厚膜部を形成する
ことができる。この半導体装置の製造方法では、ゲート
酸化膜の端部の膜厚は、基板のエッチング量を調整する
ことで精密に制御することができる。
（Ｂ）の工程でゲート電極周辺の基板を所定深さまでエ
ッチングするため、ゲート酸化膜の下側に位置する部分
がゲート電極側面に露出する。これにより（Ｃ）の工程
の加熱処理を行う際、ゲート電極側面においてゲート酸
化膜の下部からも酸化が進行し、バーズビークが成長す
る。これによりゲート酸化膜の端部に厚膜部を形成する
ことができる。この半導体装置の製造方法では、ゲート
酸化膜の端部の膜厚は、基板のエッチング量を調整する
ことで精密に制御することができる。
【００２２】この半導体装置の製造方法において、
（Ｂ）の工程で、基板を１〜１０ｎｍエッチングするこ
とが好ましく、２〜５ｎｍエッチングすることがさらに
好ましい。エッチング量が１ｎｍ未満ではゲート電極側
面露出部分の面積が小さく、ゲート酸化膜端部の膜厚を
充分に厚くすることができない場合がある。１０ｎｍを
超えるとゲート酸化膜端部の膜厚が厚くなりすぎて素子
効率の低下をもたらす場合がある。
（Ｂ）の工程で、基板を１〜１０ｎｍエッチングするこ
とが好ましく、２〜５ｎｍエッチングすることがさらに
好ましい。エッチング量が１ｎｍ未満ではゲート電極側
面露出部分の面積が小さく、ゲート酸化膜端部の膜厚を
充分に厚くすることができない場合がある。１０ｎｍを
超えるとゲート酸化膜端部の膜厚が厚くなりすぎて素子
効率の低下をもたらす場合がある。
【００２３】また、（Ｃ）の工程で、加熱処理により、
ゲート電極のゲート長方向端部において、シリコン酸化
膜を所定の膜厚になるまで成長させることが好ましい。
すなわち、好ましくは中央部の１．４〜３．０倍、さら
に好ましくは２．０〜２．５倍となるまで成長させる。
このシリコン酸化膜はゲート酸化膜端部に相当し、この
膜厚を上記範囲とすることにより、リーク電流を効果的
に防止することができる。
ゲート電極のゲート長方向端部において、シリコン酸化
膜を所定の膜厚になるまで成長させることが好ましい。
すなわち、好ましくは中央部の１．４〜３．０倍、さら
に好ましくは２．０〜２．５倍となるまで成長させる。
このシリコン酸化膜はゲート酸化膜端部に相当し、この
膜厚を上記範囲とすることにより、リーク電流を効果的
に防止することができる。
【００２４】また、（Ｄ）の工程で、加熱処理を７５０
〜８５０℃の温度で行うことが好ましい。このような温
度範囲とすることによりゲート酸化膜端部の膜厚を適切
な値に制御することができる。
〜８５０℃の温度で行うことが好ましい。このような温
度範囲とすることによりゲート酸化膜端部の膜厚を適切
な値に制御することができる。
【００２５】また本発明によれば、 （Ａ）シリコン基板表面にシリコン酸化膜、多結晶シリ
コン膜、および、金属シリサイド膜もしくは金属膜をこ
の順で形成する工程と、 （Ｂ）前記シリコン酸化膜、多結晶シリコン膜、およ
び、金属シリサイド膜もしくは金属膜の不要箇所を除去
してゲート電極を形成する工程と、 （Ｃ）酸素を含む雰囲気下で第一の加熱処理を行い前記
ゲート電極周囲部の基板表面にシリコン熱酸化膜を形成
した後、このシリコン熱酸化膜をエッチングすることに
より、前記ゲート電極周辺のシリコン基板を所定深さま
でエッチングする工程と、 （Ｄ）酸素を含む雰囲気下で基板に対して第二の加熱処
理を行い、前記ゲート電極端部において前記シリコン酸
化膜の厚膜部を形成し、この際、前記ゲート電極のゲー
ト長方向端部における前記シリコン酸化膜の膜厚を前記
ゲート長方向中央部におけるシリコン酸化膜の膜厚の
１．４〜３．０倍とする工程と、を含むことを特徴とす
る半導体装置の製造方法、が提供される。
コン膜、および、金属シリサイド膜もしくは金属膜をこ
の順で形成する工程と、 （Ｂ）前記シリコン酸化膜、多結晶シリコン膜、およ
び、金属シリサイド膜もしくは金属膜の不要箇所を除去
してゲート電極を形成する工程と、 （Ｃ）酸素を含む雰囲気下で第一の加熱処理を行い前記
ゲート電極周囲部の基板表面にシリコン熱酸化膜を形成
した後、このシリコン熱酸化膜をエッチングすることに
より、前記ゲート電極周辺のシリコン基板を所定深さま
でエッチングする工程と、 （Ｄ）酸素を含む雰囲気下で基板に対して第二の加熱処
理を行い、前記ゲート電極端部において前記シリコン酸
化膜の厚膜部を形成し、この際、前記ゲート電極のゲー
ト長方向端部における前記シリコン酸化膜の膜厚を前記
ゲート長方向中央部におけるシリコン酸化膜の膜厚の
１．４〜３．０倍とする工程と、を含むことを特徴とす
る半導体装置の製造方法、が提供される。
【００２６】本発明の半導体装置の製造方法は、ゲート
酸化膜の端部の膜厚をさらに精密に制御することができ
る。（Ｃ）の工程において加熱条件の調整によりシリコ
ン熱酸化膜の膜厚を容易に制御できるからである。
酸化膜の端部の膜厚をさらに精密に制御することができ
る。（Ｃ）の工程において加熱条件の調整によりシリコ
ン熱酸化膜の膜厚を容易に制御できるからである。
【００２７】この半導体装置の製造方法において、
（Ｃ）の工程で、シリコン熱酸化膜の膜厚を２〜２０ｎ
ｍとすることが好ましい。（Ｃ）の工程を複数回行い、
除去したシリコン熱酸化膜の合計の厚みを２〜２０ｎｍ
とすることもできる。シリコン熱酸化膜の膜厚は、基板
エッチング量の約２倍に相当する。この値が２ｎｍ未満
ではゲート電極側面露出部分の面積が小さく、ゲート酸
化膜端部の膜厚を充分に厚くすることができない場合が
ある。２０ｎｍを超えるとゲート酸化膜端部の膜厚が厚
くなりすぎて素子効率の低下をもたらす場合がある。な
お、シリコン熱酸化膜の膜厚をより精密に制御するため
には、（Ｃ）の工程における１回の熱酸化でシリコン熱
酸化膜の膜厚を２〜５ｎｍとすることがさらに好まし
い。
（Ｃ）の工程で、シリコン熱酸化膜の膜厚を２〜２０ｎ
ｍとすることが好ましい。（Ｃ）の工程を複数回行い、
除去したシリコン熱酸化膜の合計の厚みを２〜２０ｎｍ
とすることもできる。シリコン熱酸化膜の膜厚は、基板
エッチング量の約２倍に相当する。この値が２ｎｍ未満
ではゲート電極側面露出部分の面積が小さく、ゲート酸
化膜端部の膜厚を充分に厚くすることができない場合が
ある。２０ｎｍを超えるとゲート酸化膜端部の膜厚が厚
くなりすぎて素子効率の低下をもたらす場合がある。な
お、シリコン熱酸化膜の膜厚をより精密に制御するため
には、（Ｃ）の工程における１回の熱酸化でシリコン熱
酸化膜の膜厚を２〜５ｎｍとすることがさらに好まし
い。
【００２８】また、（Ｄ）の工程で、加熱処理により、
ゲート電極のゲート長方向端部において、シリコン酸化
膜を所定の膜厚になるまで成長させることが好ましい。
すなわち、好ましくは中央部の１．４〜３．０倍、さら
に好ましくは２．０〜２．５倍となるまで成長させる。
このシリコン酸化膜はゲート酸化膜端部に相当し、この
膜厚を上記範囲とすることにより、リーク電流を効果的
に防止することができる。
ゲート電極のゲート長方向端部において、シリコン酸化
膜を所定の膜厚になるまで成長させることが好ましい。
すなわち、好ましくは中央部の１．４〜３．０倍、さら
に好ましくは２．０〜２．５倍となるまで成長させる。
このシリコン酸化膜はゲート酸化膜端部に相当し、この
膜厚を上記範囲とすることにより、リーク電流を効果的
に防止することができる。
【００２９】また、（Ｄ）の工程で、加熱処理を７５０
〜８５０℃の温度で行うことが好ましい。このような温
度範囲とすることによりゲート酸化膜端部の膜厚を適切
な値に制御することができる。
〜８５０℃の温度で行うことが好ましい。このような温
度範囲とすることによりゲート酸化膜端部の膜厚を適切
な値に制御することができる。
【００３０】
【発明の実施の形態】本発明の半導体装置において、金
属材料とは、タングステン、アルミ等の金属のみなら
ず、タングステンシリサイド等の金属シリサイドも含
む。たとえば、タングステン、銅、タングステンシリサ
イド、チタンシリサイド、モリブデンシリサイド、およ
びコバルトシリサイドからなる群から選ばれる一種また
は二種以上の材料を用いることができる。このような材
料を用いることによりゲート電極の低抵抗化を図ること
ができる。
属材料とは、タングステン、アルミ等の金属のみなら
ず、タングステンシリサイド等の金属シリサイドも含
む。たとえば、タングステン、銅、タングステンシリサ
イド、チタンシリサイド、モリブデンシリサイド、およ
びコバルトシリサイドからなる群から選ばれる一種また
は二種以上の材料を用いることができる。このような材
料を用いることによりゲート電極の低抵抗化を図ること
ができる。
【００３１】本発明の半導体装置は、ゲート酸化膜がそ
の端部において厚膜となっている。このような構造とす
るには、ゲート電極の周囲部で基板が所定深さまで除去
されていることが好ましい。このようにすることによっ
て、その製造過程でゲート電極側面部からの熱酸化が促
進されるため、ゲート端部においてゲート酸化膜も膜厚
が厚くなった構造を容易に形成することができる。ま
た、ゲート端部の膜厚を精密に制御することができる。
ここで、ゲート電極周囲部の基板の除去量については、
好ましくは１〜１０ｎｍ、さらに好ましくは２〜５ｎｍ
の深さまで除去するものとする。１ｎｍ未満ではゲート
電極側面露出部分の面積が小さく、ゲート酸化膜端部の
膜厚を充分に厚くすることができない場合がある。１０
ｎｍを超えるとゲート酸化膜端部の膜厚が厚くなりすぎ
て素子効率の低下をもたらす場合がある。
の端部において厚膜となっている。このような構造とす
るには、ゲート電極の周囲部で基板が所定深さまで除去
されていることが好ましい。このようにすることによっ
て、その製造過程でゲート電極側面部からの熱酸化が促
進されるため、ゲート端部においてゲート酸化膜も膜厚
が厚くなった構造を容易に形成することができる。ま
た、ゲート端部の膜厚を精密に制御することができる。
ここで、ゲート電極周囲部の基板の除去量については、
好ましくは１〜１０ｎｍ、さらに好ましくは２〜５ｎｍ
の深さまで除去するものとする。１ｎｍ未満ではゲート
電極側面露出部分の面積が小さく、ゲート酸化膜端部の
膜厚を充分に厚くすることができない場合がある。１０
ｎｍを超えるとゲート酸化膜端部の膜厚が厚くなりすぎ
て素子効率の低下をもたらす場合がある。
【００３２】本発明の半導体装置の製造方法において、
金属シリサイド膜もしくは金属膜は、たとえばタングス
テン、銅、タングステンシリサイド、チタンシリサイ
ド、モリブデンシリサイド、およびコバルトシリサイド
からなる群から選ばれる一種または二種以上の材料から
なることが好ましい。このような材料を用いることによ
りゲート電極の低抵抗化を図ることができる。
金属シリサイド膜もしくは金属膜は、たとえばタングス
テン、銅、タングステンシリサイド、チタンシリサイ
ド、モリブデンシリサイド、およびコバルトシリサイド
からなる群から選ばれる一種または二種以上の材料から
なることが好ましい。このような材料を用いることによ
りゲート電極の低抵抗化を図ることができる。
【００３３】以下、本発明の好ましい実施の形態につい
て説明する。
て説明する。
【００３４】以下、本発明の理解を助けるための例につ
いて図面を参照して説明する。図１の半導体装置は、シ
リコン基板１上にゲート酸化膜２を介して、ゲート電極
が設けられている。ゲート電極は、リンドープポリシリ
コン３からなる下層部と、ＷＳｉ４からなる上層部とを
有している。基板表面近傍には拡散層６が設けられ、ゲ
ート電極およびシリコン基板１の表面には、シリコン酸
化膜５が形成されている。ゲート酸化膜２の端部の膜厚
（図中囲み部の矢印部）は中央部の１．４〜３．０倍、
好ましくは２．０〜２．５倍とする。このような膜厚と
することで、ゲート端部のドレイン領域との境界におい
て電界の集中を緩和し、リーク電流を効果的に防止する
ことができる。一方、ゲート酸化膜の中央部の膜厚は１
０ｎｍ以下とする。このような膜厚とすることで応答性
の良好な素子が得られ、また、素子の微細化に対する要
請に応えることができる。なおゲート酸化膜の中央部の
膜厚の下限値は特に存在しないが、例えば１ｎｍ以上と
する。
いて図面を参照して説明する。図１の半導体装置は、シ
リコン基板１上にゲート酸化膜２を介して、ゲート電極
が設けられている。ゲート電極は、リンドープポリシリ
コン３からなる下層部と、ＷＳｉ４からなる上層部とを
有している。基板表面近傍には拡散層６が設けられ、ゲ
ート電極およびシリコン基板１の表面には、シリコン酸
化膜５が形成されている。ゲート酸化膜２の端部の膜厚
（図中囲み部の矢印部）は中央部の１．４〜３．０倍、
好ましくは２．０〜２．５倍とする。このような膜厚と
することで、ゲート端部のドレイン領域との境界におい
て電界の集中を緩和し、リーク電流を効果的に防止する
ことができる。一方、ゲート酸化膜の中央部の膜厚は１
０ｎｍ以下とする。このような膜厚とすることで応答性
の良好な素子が得られ、また、素子の微細化に対する要
請に応えることができる。なおゲート酸化膜の中央部の
膜厚の下限値は特に存在しないが、例えば１ｎｍ以上と
する。
【００３５】図２の半導体装置は、シリコン基板１上に
ゲート酸化膜２を介して、ゲート電極が設けられてい
る。ゲート電極は、リンドープポリシリコン３からなる
下層部と、ＷＳｉ（タングステンシリサイド）４からな
る上層部とを有している。基板表面近傍には拡散層６が
設けられ、ゲート電極およびシリコン基板１の表面に
は、シリコン酸化膜５が形成されている。そして、ゲー
ト電極を埋め込むように層間絶縁膜８が形成され、層間
絶縁膜８にはゲート電極と近接してコンタクトホール１
０が形成されている。コンタクトホール１０の内壁には
ＮＳＧ膜９が形成されている。
ゲート酸化膜２を介して、ゲート電極が設けられてい
る。ゲート電極は、リンドープポリシリコン３からなる
下層部と、ＷＳｉ（タングステンシリサイド）４からな
る上層部とを有している。基板表面近傍には拡散層６が
設けられ、ゲート電極およびシリコン基板１の表面に
は、シリコン酸化膜５が形成されている。そして、ゲー
ト電極を埋め込むように層間絶縁膜８が形成され、層間
絶縁膜８にはゲート電極と近接してコンタクトホール１
０が形成されている。コンタクトホール１０の内壁には
ＮＳＧ膜９が形成されている。
【００３６】このようにゲート電極に近接してコンタク
トホールが設けられ、その内壁にＣＶＤ法によるＮＳＧ
膜が形成された半導体装置では、上記ＮＳＧ膜と基板と
が接する箇所において界面準位が発生する。このためＧ
ＩＤＬ発生の有無は、ゲート酸化膜の膜厚のみならず、
ゲート電極とコンタクトホール端部との距離（図中の
ｘ）によっても影響を受ける。具体的には、ゲート電極
直下から横方向に延在する空乏層が、上記シリコン酸化
膜と基板とが接する箇所まで達する場合、界面準位の影
響によりＧＩＤＬが発生しやすくなる。
トホールが設けられ、その内壁にＣＶＤ法によるＮＳＧ
膜が形成された半導体装置では、上記ＮＳＧ膜と基板と
が接する箇所において界面準位が発生する。このためＧ
ＩＤＬ発生の有無は、ゲート酸化膜の膜厚のみならず、
ゲート電極とコンタクトホール端部との距離（図中の
ｘ）によっても影響を受ける。具体的には、ゲート電極
直下から横方向に延在する空乏層が、上記シリコン酸化
膜と基板とが接する箇所まで達する場合、界面準位の影
響によりＧＩＤＬが発生しやすくなる。
【００３７】したがって、図２のような半導体装置で
は、ゲート電極端部におけるゲート酸化膜の膜厚（図
中のＴox）、およびゲート電極とコンタクトホール端
部との距離（図中のｘ）が、ＧＩＤＬ発生の有無を決定
する要因となる。
は、ゲート電極端部におけるゲート酸化膜の膜厚（図
中のＴox）、およびゲート電極とコンタクトホール端
部との距離（図中のｘ）が、ＧＩＤＬ発生の有無を決定
する要因となる。
【００３８】そこで、本実施形態では、ゲート酸化膜の
端部膜厚およびゲート電極−コンタクトホール側端部と
の距離がＧＩＤＬのしきい値に及ぼす影響を明らかに
し、これらの関係を最適化している。
端部膜厚およびゲート電極−コンタクトホール側端部と
の距離がＧＩＤＬのしきい値に及ぼす影響を明らかに
し、これらの関係を最適化している。
【００３９】本実施形態では、ゲート酸化膜２の端部の
膜厚は中央部の１．４〜３．０倍、好ましくは２．０〜
２．５倍としている。一方、ゲート酸化膜の中央部の膜
厚は１０ｎｍ以下としている。
膜厚は中央部の１．４〜３．０倍、好ましくは２．０〜
２．５倍としている。一方、ゲート酸化膜の中央部の膜
厚は１０ｎｍ以下としている。
【００４０】また、図中に示すｘとＴoxは、下記式
（１）または（２）を満たす。
（１）または（２）を満たす。
【００４１】
【数３】
【００４２】ｘは、ＮＳＧ膜９とシリコン基板表面の拡
散層６とが接する部分のゲート電極側の端部と、ゲート
酸化膜２のコンタクトホール側の端部との距離である。
Ｔoxは、ゲート酸化膜の端部の膜厚である。また、ゲー
ト電極とドレイン領域との間の電圧をＶDG（Ｖ）、ドレ
イン領域の不純物濃度をＮD（ｃｍ-3）、半導体装置の
使用温度をＴ（Ｋ）とする。
散層６とが接する部分のゲート電極側の端部と、ゲート
酸化膜２のコンタクトホール側の端部との距離である。
Ｔoxは、ゲート酸化膜の端部の膜厚である。また、ゲー
ト電極とドレイン領域との間の電圧をＶDG（Ｖ）、ドレ
イン領域の不純物濃度をＮD（ｃｍ-3）、半導体装置の
使用温度をＴ（Ｋ）とする。
【００４３】上記の式（１）または（２）を満たすよう
に半導体装置を設計することにより、コンタクトホール
をゲート電極と近接して設けた場合にもリーク電流の発
生を効果的に防止することができる。これにより、素子
の微細化に対する要請に応えつつ、リーク電流の発生が
抑制された耐圧特性に優れる半導体装置が提供される。
に半導体装置を設計することにより、コンタクトホール
をゲート電極と近接して設けた場合にもリーク電流の発
生を効果的に防止することができる。これにより、素子
の微細化に対する要請に応えつつ、リーク電流の発生が
抑制された耐圧特性に優れる半導体装置が提供される。
【００４４】上記の式（１）、（２）は以下のようにし
て導かれる。ゲート電極直下に広がる空乏層の幅Ｌは、
下記式（３）により与えられる。
て導かれる。ゲート電極直下に広がる空乏層の幅Ｌは、
下記式（３）により与えられる。
【００４５】
【数４】
【００４６】ここで、ｘ（コンタクトホール−ゲート間
距離）の値が、空乏層の広がりよりも大きければ、すな
わちｘ＞ＬであればＧＩＤＬの発生頻度を著しく低減す
ることができる。この不等式に上記（３）式を代入し、
さらに以下の数値を代入することによって上記（１）式
が得られる。 ε0＝８．８５４×１０-12［Ｆ／ｍ］ εs＝１１．８ εOX＝３．９ ｑ＝１．６０２×１０-19［Ｃ］
距離）の値が、空乏層の広がりよりも大きければ、すな
わちｘ＞ＬであればＧＩＤＬの発生頻度を著しく低減す
ることができる。この不等式に上記（３）式を代入し、
さらに以下の数値を代入することによって上記（１）式
が得られる。 ε0＝８．８５４×１０-12［Ｆ／ｍ］ εs＝１１．８ εOX＝３．９ ｑ＝１．６０２×１０-19［Ｃ］
【００４７】また、空乏層近似によれば、空乏層の広が
りには上限があり、その値Ｌmaxは、下記式（４）で与
えられる。
りには上限があり、その値Ｌmaxは、下記式（４）で与
えられる。
【００４８】
【数５】
【００４９】このＬmaxよりもｘの方が大きければ、す
なわち、ｘ＞ＬmaxであればＧＩＤＬの発生頻度を著し
く低減することができる。
なわち、ｘ＞ＬmaxであればＧＩＤＬの発生頻度を著し
く低減することができる。
【００５０】この不等式に上記（４）式を代入し、さら
に以下の数値を代入することによって上記（２）式が得
られる。 ε0＝８．８５４×１０-12［Ｆ／ｍ］ εs＝１１．８ ｋ＝１．３８×１０-23［Ｊ／Ｋ］ ｎi＝１．５×１０16［ｍ-3］ ｑ＝１．６０２×１０-19［Ｃ］
に以下の数値を代入することによって上記（２）式が得
られる。 ε0＝８．８５４×１０-12［Ｆ／ｍ］ εs＝１１．８ ｋ＝１．３８×１０-23［Ｊ／Ｋ］ ｎi＝１．５×１０16［ｍ-3］ ｑ＝１．６０２×１０-19［Ｃ］
【００５１】以上のように、式（１）または（２）を満
たせば、ＧＩＤＬが防止される。
たせば、ＧＩＤＬが防止される。
【００５２】図３は、ゲート電極端部におけるゲート酸
化膜の厚みと、空乏層の幅との関係についてシミュレー
ションを行った結果を示す。ドレイン−ゲート間の電圧
は、２Ｖおよび３Ｖとした。図中、白抜き三角で示した
点はＮD＝５×１０17ｃｍ-3、黒塗り四角で示した点は
ＮD＝１×１０18ｃｍ-3としたときのシミュレーション
結果である。ＧＩＤＬの発生を防止するには、図２にお
けるゲート電極−コンタクトホール側端部との距離ｘ
を、空乏層の幅よりも大きくすればよい。したがって、
ゲート電極−コンタクトホール側端部との距離ｘおよび
ゲート端部の酸化膜の膜厚Ｔoxを、図３の実線より上方
に位置する領域内に入るように設計すれば、ＧＩＤＬの
発生を効果的に防止することができる。
化膜の厚みと、空乏層の幅との関係についてシミュレー
ションを行った結果を示す。ドレイン−ゲート間の電圧
は、２Ｖおよび３Ｖとした。図中、白抜き三角で示した
点はＮD＝５×１０17ｃｍ-3、黒塗り四角で示した点は
ＮD＝１×１０18ｃｍ-3としたときのシミュレーション
結果である。ＧＩＤＬの発生を防止するには、図２にお
けるゲート電極−コンタクトホール側端部との距離ｘ
を、空乏層の幅よりも大きくすればよい。したがって、
ゲート電極−コンタクトホール側端部との距離ｘおよび
ゲート端部の酸化膜の膜厚Ｔoxを、図３の実線より上方
に位置する領域内に入るように設計すれば、ＧＩＤＬの
発生を効果的に防止することができる。
【００５３】そこで、本実施形態の半導体装置は、ゲー
ト酸化膜の厚みと、ゲート電極−コンタクトホール間の
距離ｘとの関係が上記領域内にあって、かつ、ゲート酸
化膜の端部膜厚を中央部の１．４〜３．０倍とし、ゲー
ト酸化膜の中央部膜厚を１０ｎｍ以下とすることによ
り、ＧＩＤＬの防止を図っている。なお、上述のように
ＣＶＤ法によるＮＳＧ膜などが基板と接するのは、ゲー
ト電極とサイドウォールを形成する場合にも起こる。す
なわち、ＣＶＤ法によるＮＳＧ膜を層間絶縁膜とし、ゲ
ート電極およびサイドウォールを覆うように被着したと
き、ＮＳＧ膜が基板と接する。この場合には、サイドウ
ォールの幅をｘとし、このｘが上記式（１）、（２）を
満たすようにすればＧＩＤＬが防止される。
ト酸化膜の厚みと、ゲート電極−コンタクトホール間の
距離ｘとの関係が上記領域内にあって、かつ、ゲート酸
化膜の端部膜厚を中央部の１．４〜３．０倍とし、ゲー
ト酸化膜の中央部膜厚を１０ｎｍ以下とすることによ
り、ＧＩＤＬの防止を図っている。なお、上述のように
ＣＶＤ法によるＮＳＧ膜などが基板と接するのは、ゲー
ト電極とサイドウォールを形成する場合にも起こる。す
なわち、ＣＶＤ法によるＮＳＧ膜を層間絶縁膜とし、ゲ
ート電極およびサイドウォールを覆うように被着したと
き、ＮＳＧ膜が基板と接する。この場合には、サイドウ
ォールの幅をｘとし、このｘが上記式（１）、（２）を
満たすようにすればＧＩＤＬが防止される。
【００５４】
【実施例】（第１の実施例）本発明の第１の実施例につ
いて図４、５を参照して説明する。
いて図４、５を参照して説明する。
【００５５】まず図４のように、熱酸化によりシリコン
基板表面にゲート酸化膜となるシリコン酸化膜２を膜厚
１０ｎｍ程度形成した。次いでその上に、リンドープポ
リシリコン３、ＷＳｉ４を、それぞれ、ＣＶＤ法により
膜厚１００ｎｍとして成膜した（図４（ａ））。
基板表面にゲート酸化膜となるシリコン酸化膜２を膜厚
１０ｎｍ程度形成した。次いでその上に、リンドープポ
リシリコン３、ＷＳｉ４を、それぞれ、ＣＶＤ法により
膜厚１００ｎｍとして成膜した（図４（ａ））。
【００５６】つづいてシリコン酸化膜２、リンドープポ
リシリコン３およびＷＳｉ４をパターニングしてゲート
電極を形成した。ゲート長は０．３μｍとした（図４
（ｂ））。
リシリコン３およびＷＳｉ４をパターニングしてゲート
電極を形成した。ゲート長は０．３μｍとした（図４
（ｂ））。
【００５７】次に、ゲート電極が設けられた位置を除い
て、ゲート電極周囲部のシリコン基板１を３ｎｍドライ
エッチングした（図４（ｃ））。
て、ゲート電極周囲部のシリコン基板１を３ｎｍドライ
エッチングした（図４（ｃ））。
【００５８】この状態で加熱処理を行った。加熱処理の
条件は、雰囲気温度８００℃、処理時間４０分とした。
この条件は、表面が平坦なシリコン基板を処理したとき
に膜厚５ｎｍの熱酸化膜が形成される条件である。この
熱酸化により全面にシリコン酸化膜が形成されるが、こ
のとき、ゲート端部においてゲート酸化膜２の厚膜部が
生じる（図５（ｄ））。これは、前の工程でゲート電極
周辺のシリコン基板１をエッチングにより掘り下げてい
るため、これにより露出したゲート電極側面からの酸化
が進み、ゲート酸化膜２の上部および下部にバーズビー
クが発生するためである。この点、従来技術において
は、図６囲み部のように、ゲート酸化膜２の上部にしか
バーズビークがほとんど発生しない。ゲート酸化膜２の
下部のポリシリコンが露出していないため、この部分で
酸化が進行しないからである。
条件は、雰囲気温度８００℃、処理時間４０分とした。
この条件は、表面が平坦なシリコン基板を処理したとき
に膜厚５ｎｍの熱酸化膜が形成される条件である。この
熱酸化により全面にシリコン酸化膜が形成されるが、こ
のとき、ゲート端部においてゲート酸化膜２の厚膜部が
生じる（図５（ｄ））。これは、前の工程でゲート電極
周辺のシリコン基板１をエッチングにより掘り下げてい
るため、これにより露出したゲート電極側面からの酸化
が進み、ゲート酸化膜２の上部および下部にバーズビー
クが発生するためである。この点、従来技術において
は、図６囲み部のように、ゲート酸化膜２の上部にしか
バーズビークがほとんど発生しない。ゲート酸化膜２の
下部のポリシリコンが露出していないため、この部分で
酸化が進行しないからである。
【００５９】その後、イオン注入により拡散層６を形成
し、ＭＯＳＦＥＴを完成した（図５（ｅ））。なお、シ
リコン酸化膜５の形成とイオン注入を行う順序は、逆に
してもよい。
し、ＭＯＳＦＥＴを完成した（図５（ｅ））。なお、シ
リコン酸化膜５の形成とイオン注入を行う順序は、逆に
してもよい。
【００６０】完成したＭＯＳＦＥＴについてＳＥＭによ
る断面観察を行ったところ、ゲート電極端部におけるシ
リコン酸化膜の厚みは１４ｎｍであることが確認され
た。また、ＷＳｉ４の異常酸化は認められなかった。
る断面観察を行ったところ、ゲート電極端部におけるシ
リコン酸化膜の厚みは１４ｎｍであることが確認され
た。また、ＷＳｉ４の異常酸化は認められなかった。
【００６１】本実施例の方法によれば、ＷＳｉの異常酸
化が起こらないような比較的弱い酸化条件でも、ゲート
酸化膜２の端部に厚膜部を発生させることができる。こ
れにより、ゲート端部のドレイン領域との境界において
電界の集中を緩和し、リーク電流を効果的に防止するこ
とができる。
化が起こらないような比較的弱い酸化条件でも、ゲート
酸化膜２の端部に厚膜部を発生させることができる。こ
れにより、ゲート端部のドレイン領域との境界において
電界の集中を緩和し、リーク電流を効果的に防止するこ
とができる。
【００６２】本実施例の方法により作製したＭＯＳＦＥ
Ｔをメモリセルトランジスタとして有するＤＲＡＭにつ
いて、ホールド時間の評価を行った。結果を図７に示
す。図中、Ａは側面酸化を行わなずに作製したもの、Ｂ
は、図１２に示した従来方法により側面酸化を行ったも
の、Ｃは本実施例の方法により側面酸化を行ったものを
示す。Ｂ、Ｃの側面酸化は、いずれも雰囲気温度８００
℃、処理時間４０分であり、表面が平坦なシリコン基板
を処理したときに膜厚４ｎｍの熱酸化膜が形成される条
件とした。両者の相違する点は、Ｂは図１２（ｂ）に示
したように基板をエッチングすることなく側面酸化を行
い（条件１）、Ｃは、図５（ｄ）に示したように基板を
エッチングしてから側面酸化を行っている（条件２）点
である。ゲート酸化膜中央部の膜厚はＡ〜Ｃのいずれも
１０ｎｍである。一方、ゲート酸化膜端部の膜厚は、Ａ
は１０ｎｍ、Ｂは１２ｎｍ、Ｃは１４ｎｍである。すな
わち、側面酸化により発生したバーズビーク由来の酸化
膜厚は、Ａは０ｎｍ、Ｂは２ｎｍ、Ｃは４ｎｍである。
図に示すように、本実施例の方法（図中Ｃ）によれば、
ホールド時間を大幅に改善できることが明らかである。
Ｔをメモリセルトランジスタとして有するＤＲＡＭにつ
いて、ホールド時間の評価を行った。結果を図７に示
す。図中、Ａは側面酸化を行わなずに作製したもの、Ｂ
は、図１２に示した従来方法により側面酸化を行ったも
の、Ｃは本実施例の方法により側面酸化を行ったものを
示す。Ｂ、Ｃの側面酸化は、いずれも雰囲気温度８００
℃、処理時間４０分であり、表面が平坦なシリコン基板
を処理したときに膜厚４ｎｍの熱酸化膜が形成される条
件とした。両者の相違する点は、Ｂは図１２（ｂ）に示
したように基板をエッチングすることなく側面酸化を行
い（条件１）、Ｃは、図５（ｄ）に示したように基板を
エッチングしてから側面酸化を行っている（条件２）点
である。ゲート酸化膜中央部の膜厚はＡ〜Ｃのいずれも
１０ｎｍである。一方、ゲート酸化膜端部の膜厚は、Ａ
は１０ｎｍ、Ｂは１２ｎｍ、Ｃは１４ｎｍである。すな
わち、側面酸化により発生したバーズビーク由来の酸化
膜厚は、Ａは０ｎｍ、Ｂは２ｎｍ、Ｃは４ｎｍである。
図に示すように、本実施例の方法（図中Ｃ）によれば、
ホールド時間を大幅に改善できることが明らかである。
【００６３】（第２の実施例）本発明の第２の実施例に
ついて図８を参照して説明する。本実施例に示す方法
は、ゲート電極周辺のシリコン基板をエッチングする工
程が第１の実施例と異なる。
ついて図８を参照して説明する。本実施例に示す方法
は、ゲート電極周辺のシリコン基板をエッチングする工
程が第１の実施例と異なる。
【００６４】まず、熱酸化によりシリコン基板表面にゲ
ート酸化膜となるシリコン酸化膜２を膜厚１０ｎｍ程度
形成した。次いでその上に、リンドープポリシリコン
３、ＷＳｉ４を、それぞれ、ＣＶＤ法により膜厚１００
ｎｍとして成膜した（図８（ａ））。
ート酸化膜となるシリコン酸化膜２を膜厚１０ｎｍ程度
形成した。次いでその上に、リンドープポリシリコン
３、ＷＳｉ４を、それぞれ、ＣＶＤ法により膜厚１００
ｎｍとして成膜した（図８（ａ））。
【００６５】つづいてシリコン酸化膜２、リンドープポ
リシリコン３およびＷＳｉ４をパターニングしてゲート
電極を形成した。このとき、エッチングはＳｉ基板でス
トップする（図８（ｂ））。ゲート長は０．３μｍとし
た。
リシリコン３およびＷＳｉ４をパターニングしてゲート
電極を形成した。このとき、エッチングはＳｉ基板でス
トップする（図８（ｂ））。ゲート長は０．３μｍとし
た。
【００６６】次に、雰囲気温度８００℃、処理時間４０
分として第一の加熱処理を行った。この条件は、表面が
平坦なシリコン基板を処理したときに膜厚４ｎｍの熱酸
化膜が形成される条件である。この熱酸化により全面に
シリコン熱酸化膜７が形成される（図８（ｃ））。
分として第一の加熱処理を行った。この条件は、表面が
平坦なシリコン基板を処理したときに膜厚４ｎｍの熱酸
化膜が形成される条件である。この熱酸化により全面に
シリコン熱酸化膜７が形成される（図８（ｃ））。
【００６７】次にドライエッチングあるいはウエットエ
ッチングによりシリコン熱酸化膜７を除去する。これに
より、ゲート電極が設けられた位置を除いて、ゲート電
極周囲部のシリコン基板１がシリコン熱酸化膜７の膜厚
分の約半分だけエッチングされる。（図８（ｄ））。
ッチングによりシリコン熱酸化膜７を除去する。これに
より、ゲート電極が設けられた位置を除いて、ゲート電
極周囲部のシリコン基板１がシリコン熱酸化膜７の膜厚
分の約半分だけエッチングされる。（図８（ｄ））。
【００６８】その後、第１の実施例と同様にして第二の
加熱処理を行い、ゲート電極の側面の酸化によりバーズ
ビークを発生させた。ついで拡散層６を形成し、ＭＯＳ
ＦＥＴを完成した。
加熱処理を行い、ゲート電極の側面の酸化によりバーズ
ビークを発生させた。ついで拡散層６を形成し、ＭＯＳ
ＦＥＴを完成した。
【００６９】本実施例の方法によれば、シリコン熱酸化
膜７の膜厚分の約半分だけシリコン基板１をエッチング
することができる。このエッチング量の調整によりゲー
ト酸化膜２の下部に形成されるバーズビーク長を制御で
きるので、結局、シリコン熱酸化膜７の膜厚を調整する
ことによってゲート酸化膜２端部の膜厚を制御すること
ができる。ここで、シリコン熱酸化膜７の膜厚は酸化条
件の調整により容易に制御できることから、本実施例の
方法によれば、ゲート酸化膜２端部の膜厚を設計通りに
制御することができる。
膜７の膜厚分の約半分だけシリコン基板１をエッチング
することができる。このエッチング量の調整によりゲー
ト酸化膜２の下部に形成されるバーズビーク長を制御で
きるので、結局、シリコン熱酸化膜７の膜厚を調整する
ことによってゲート酸化膜２端部の膜厚を制御すること
ができる。ここで、シリコン熱酸化膜７の膜厚は酸化条
件の調整により容易に制御できることから、本実施例の
方法によれば、ゲート酸化膜２端部の膜厚を設計通りに
制御することができる。
【００７０】（第３の実施例）上述した第１および第２
の実施例で、ゲート電極周囲部のシリコン基板１をエッ
チングした直後（図４（ｃ）、図８（ｄ））、ウエット
エッチングによりゲート酸化膜２の側面をエッチングし
てもよい。エッチング液としては、たとえば希フッ酸
（ＨＦ：Ｈ2Ｏ＝１：２００〜１：４００）を用いるこ
とができる。側面をエッチングし、図９に示すようにゲ
ート酸化膜２が内側に凹んだ形状とすることにより、ゲ
ート電極側面からの酸化の進行をより促進することがで
きる。これにより、ゲート電極上部の金属膜に悪影響を
与えない弱い酸化条件でもゲート酸化膜２の端部の膜厚
を充分に厚くすることができる。
の実施例で、ゲート電極周囲部のシリコン基板１をエッ
チングした直後（図４（ｃ）、図８（ｄ））、ウエット
エッチングによりゲート酸化膜２の側面をエッチングし
てもよい。エッチング液としては、たとえば希フッ酸
（ＨＦ：Ｈ2Ｏ＝１：２００〜１：４００）を用いるこ
とができる。側面をエッチングし、図９に示すようにゲ
ート酸化膜２が内側に凹んだ形状とすることにより、ゲ
ート電極側面からの酸化の進行をより促進することがで
きる。これにより、ゲート電極上部の金属膜に悪影響を
与えない弱い酸化条件でもゲート酸化膜２の端部の膜厚
を充分に厚くすることができる。
【００７１】
【発明の効果】以上説明したように本発明の半導体装置
は、ゲート酸化膜の膜厚を端部において厚くしてるた
め、ゲート端部のドレイン領域との境界において電界の
集中を緩和し、リーク電流を効果的に防止することがで
きる。またゲート電極の上層部が金属材料からなるた
め、優れた応答性が得られる。
は、ゲート酸化膜の膜厚を端部において厚くしてるた
め、ゲート端部のドレイン領域との境界において電界の
集中を緩和し、リーク電流を効果的に防止することがで
きる。またゲート電極の上層部が金属材料からなるた
め、優れた応答性が得られる。
【００７２】また本発明の半導体装置の製造方法は、ゲ
ート電極周辺の基板を所定深さまでエッチングするた
め、ゲート電極側面における酸化の進行を促進し、ゲー
ト酸化膜の端部に厚膜部を形成することができる。ゲー
ト酸化膜の端部の膜厚は、基板のエッチング量を調整す
ることで精密に制御することができる。
ート電極周辺の基板を所定深さまでエッチングするた
め、ゲート電極側面における酸化の進行を促進し、ゲー
ト酸化膜の端部に厚膜部を形成することができる。ゲー
ト酸化膜の端部の膜厚は、基板のエッチング量を調整す
ることで精密に制御することができる。
【００７３】また本発明の半導体装置の製造方法におい
て、加熱処理によりシリコン熱酸化膜を形成した後、こ
のシリコン熱酸化膜を除去することによりゲート電極周
辺の基板を除去する方法をとれば、ゲート酸化膜の端部
の膜厚をさらに精密に制御することができる。
て、加熱処理によりシリコン熱酸化膜を形成した後、こ
のシリコン熱酸化膜を除去することによりゲート電極周
辺の基板を除去する方法をとれば、ゲート酸化膜の端部
の膜厚をさらに精密に制御することができる。
【図１】本発明の半導体装置の断面模式図である。
【図２】本発明の半導体装置の断面模式図である。
【図３】ゲート酸化膜と空乏層の伸びとの関係を示す図
である。
である。
【図４】本発明の半導体装置の製造方法の工程断面図で
ある。
ある。
【図５】本発明の半導体装置の製造方法の工程断面図で
ある。
ある。
【図６】本発明の半導体装置の製造方法の工程断面図で
ある。
ある。
【図７】本発明の半導体装置および従来技術に係る半導
体装置のホールド時間評価結果を示す図である。
体装置のホールド時間評価結果を示す図である。
【図８】本発明の半導体装置の製造方法の工程断面図で
ある。
ある。
【図９】本発明の半導体装置の製造方法の工程断面図で
ある。
ある。
【図１０】従来の半導体装置の断面模式図である。
【図１１】従来の半導体装置の断面模式図である。
【図１２】従来の半導体装置の製造方法の工程断面図で
ある。
ある。
１ シリコン基板 ２ ゲート酸化膜 ３ リンドープポリシリコン ４ ＷＳｉ ５ シリコン酸化膜 ６ 拡散層 ７ シリコン酸化膜 ８ 層間絶縁膜 ９ ＮＳＧ膜 １０ コンタクトホール
Claims (15)
- 【請求項１】 シリコン基板と、該シリコン基板上にゲ
ート酸化膜を介して設けられたゲート電極と、該ゲート
電極の両脇に形成されたソース領域およびドレイン領域
とを有し、該ゲート電極は多結晶シリコンからなる下層
部と金属材料からなる上層部とを有し、前記ゲート電極
のゲート長方向中央部における前記ゲート酸化膜の膜厚
は１０ｎｍ以下であり、前記ゲート電極のゲート長方向
端部における前記ゲート酸化膜の膜厚は、前記ゲート長
方向中央部におけるゲート酸化膜の膜厚の１．４〜３．
０倍であり、前記ゲート電極の周囲部で前記基板が所定
深さまで除去されていることを特徴とする半導体装置。 - 【請求項２】 前記ゲート電極の前記上層部は、タング
ステン、銅、タングステンシリサイド、チタンシリサイ
ド、モリブデンシリサイド、およびコバルトシリサイド
からなる群から選ばれる一種または二種以上の材料から
なることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記ゲート電極の前記ゲート酸化膜に接
する面は、単一の材料からなることを特徴とする請求項
１または２に記載の半導体装置。 - 【請求項４】 前記ゲート電極を埋め込むように形成さ
れた層間絶縁膜をさらに有し、前記層間絶縁膜の所定箇
所に、前記ゲート電極と離間して内壁がシリコン酸化膜
で覆われたコンタクトホールが形成され、前記ゲート電
極と前記コンタクトホールとの間にドレイン領域を有す
る半導体装置であって、下記式（１）または（２）を満
たすことを特徴とする請求項１乃至３いずれかに記載の
半導体装置。 【数１】 （前記シリコン酸化膜と前記シリコン基板とが接する部
分のゲート電極側の端部と、前記ゲート酸化膜の前記コ
ンタクトホール側の端部との距離をｘ（ｎｍ）、前記ゲ
ート酸化膜の端部の膜厚をＴox（ｎｍ）、前記ゲート電
極と前記ドレイン領域との間の電圧をＶDG（Ｖ）、前記
ドレイン領域の不純物濃度をＮD（ｃｍ-3）、前記半導
体装置の使用温度をＴ（Ｋ）とする。） - 【請求項５】 （Ａ）シリコン基板表面にシリコン酸化
膜、多結晶シリコン膜、および、金属シリサイド膜もし
くは金属膜をこの順で形成する工程と、 （Ｂ）ゲート電極形成箇所にマスクを設けた後、前記シ
リコン酸化膜、多結晶シリコン膜、および、金属シリサ
イド膜もしくは金属膜の不要箇所をエッチングにより除
去してゲート電極を形成し、さらに前記基板を所定深さ
までエッチングする工程と、 （Ｃ）酸素を含む雰囲気下で基板に対して加熱処理を行
い、前記ゲート電極端部において前記シリコン酸化膜の
厚膜部を形成し、これにより前記ゲート電極のゲート長
方向端部における前記シリコン酸化膜の膜厚を、前記ゲ
ート長方向中央部におけるシリコン酸化膜の膜厚の１．
４〜３．０倍とする工程と、を含むことを特徴とする半
導体装置の製造方法。 - 【請求項６】 （Ｂ）の工程で、前記シリコン基板を１
〜１０ｎｍエッチングすることを特徴とする請求項５に
記載の半導体装置の製造方法。 - 【請求項７】 （Ｃ）の工程で、前記加熱処理により、
前記ゲート電極のゲート長方向端部において、前記シリ
コン酸化膜を、前記ゲート長方向中央部での膜厚の１．
４〜３．０倍の膜厚となるまで成長させることを特徴と
する請求項５または６に記載の半導体装置の製造方法。 - 【請求項８】 （Ｃ）の工程で、前記加熱処理を７５０
〜８５０℃の温度で行う請求項５乃至７いずれかに記載
の半導体装置の製造方法。 - 【請求項９】 （Ａ）〜（Ｃ）の工程により形成される
前記半導体装置のゲート電極は、前記シリコン酸化膜に
接する面が単一の材料により構成されることを特徴とす
る請求項５乃至８いずれかに記載の半導体装置の製造方
法。 - 【請求項１０】 （Ａ）シリコン基板表面にシリコン酸
化膜、多結晶シリコン膜、および、金属シリサイド膜も
しくは金属膜をこの順で形成する工程と、 （Ｂ）前記シリコン酸化膜、多結晶シリコン膜、およ
び、金属シリサイド膜もしくは金属膜の不要箇所を除去
してゲート電極を形成する工程と、 （Ｃ）酸素を含む雰囲気下で第一の加熱処理を行い前記
ゲート電極周囲部の基板表面にシリコン熱酸化膜を形成
した後、このシリコン熱酸化膜をエッチングすることに
より、前記ゲート電極周辺のシリコン基板を所定深さま
でエッチングする工程と、 （Ｄ）酸素を含む雰囲気下で基板に対して第二の加熱処
理を行い、前記ゲート電極端部において前記シリコン酸
化膜の厚膜部を形成し、この際、前記ゲート電極のゲー
ト長方向端部における前記シリコン酸化膜の膜厚を前記
ゲート長方向中央部におけるシリコン酸化膜の膜厚の
１．４〜３．０倍とする工程と、を含むことを特徴とす
る半導体装置の製造方法。 - 【請求項１１】 （Ｃ）の工程で、前記シリコン熱酸化
膜の膜厚を２〜２０ｎｍとすることを特徴とする請求項
１０に記載の半導体装置の製造方法。 - 【請求項１２】 （Ｄ）の工程で、前記第二の加熱処理
により、前記ゲート電極のゲート長方向端部において、
前記シリコン酸化膜を、前記ゲート長方向中央部での膜
厚の１．４〜３．０倍の膜厚となるまで成長させること
を特徴とする請求項１０または１１に記載の半導体装置
の製造方法。 - 【請求項１３】 （Ｄ）の工程で、前記第二の加熱処理
を７５０〜８５０℃の温度で行う請求項１０乃至１２い
ずれかに記載の半導体装置の製造方法。 - 【請求項１４】 （Ａ）〜（Ｄ）の工程により形成され
る前記半導体装置のゲート電極は、前記シリコン酸化膜
に接する面が単一の材料により構成されることを特徴と
する請求項１０乃至１３いずれかに記載の半導体装置の
製造方法。 - 【請求項１５】 前記金属シリサイド膜もしくは金属膜
は、タングステン、銅、タングステンシリサイド、チタ
ンシリサイド、モリブデンシリサイド、およびコバルト
シリサイドからなる群から選ばれる一種または二種以上
の材料からなることを特徴とする請求項５乃至１４いず
れかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21803798A JP3191287B2 (ja) | 1998-07-31 | 1998-07-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21803798A JP3191287B2 (ja) | 1998-07-31 | 1998-07-31 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000058818A JP2000058818A (ja) | 2000-02-25 |
| JP3191287B2 true JP3191287B2 (ja) | 2001-07-23 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21803798A Expired - Fee Related JP3191287B2 (ja) | 1998-07-31 | 1998-07-31 | 半導体装置およびその製造方法 |
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|---|---|
| JP (1) | JP3191287B2 (ja) |
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| JP2002134745A (ja) * | 2000-10-25 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
| KR100506055B1 (ko) | 2001-12-31 | 2005-08-05 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그의 제조 방법 |
| JP2007088322A (ja) * | 2005-09-26 | 2007-04-05 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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| JP7454776B2 (ja) | 2022-06-30 | 2024-03-25 | 合肥晶合集成電路股▲ふん▼有限公司 | 半導体装置及びその製造方法 |
-
1998
- 1998-07-31 JP JP21803798A patent/JP3191287B2/ja not_active Expired - Fee Related
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