JP7454776B2 - 半導体装置及びその製造方法 - Google Patents
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
図1は、本実施形態に係る半導体装置10の断面図である。半導体装置10は、図1に示すようにP型のMOSFET(以下、「PMOS」という)である。なお、半導体装置10としては、後述するように、他の素子(例えばNMOS)が混載されていてもよい。例えばゲート長は60nmである。
次に、本実施形態における半導体装置10の製造方法(プロセスフロー)の一例について図面を参照して説明する。図2から図6は、PMOSの製造方法の一例を示している。
次に、半導体装置10の効果について説明する。
図20は、チャネル領域Cの周辺を示すPMOSの断面図である。図21は、チャネル領域Cの中心における積層方向の圧縮応力の変化を示した図である。各図は、段差X(リセス部RC)を40nm、酸化領域OSの幅Wを20nmとした場合のシミュレーション結果である。なお、ウェハは、MOSのソースS及びドレインD間のチャネル方向が結晶方位<110>と平行になるように配置される(ウェハは回転されない)。
次に、チャネル領域Cの周辺の具体的形状の一例について説明する。
図24は、チャネル領域Cの周辺を示すPMOSの断面図である。図25は、図24のPMOSのゲート酸化膜GOの端部周辺(図24のA1)の拡大図である。
11 :STI
12 :NWELL
13 :サイドウォール
14 :LDD
15 :Halo
16 :酸化膜
17 :PWELL
18 :SiN膜
19 :LDD
20 :Halo
21 :ニッケル膜
22 :絶縁層
23 :コンタクト
C :チャネル領域
D :ドレイン
G :ゲート
GO :ゲート酸化膜
OS :酸化領域
PR :フォトレジスト
RC :リセス部
S :ソース
SF1 :第1面
SF2 :第2面
SF3 :第3面
Sub :シリコン基板
WA1 :第1側壁面
WA2 :第2側壁面
X :段差
Claims (13)
- シリコン基板上にゲート酸化膜を介して構成されたゲートと、
前記シリコン基板において、前記ゲートの下部のチャネル領域を挟んで構成されたソース及びドレインと、
前記ソース及び前記ドレインのそれぞれに対応する複数のLDDと、
を備え、
前記ゲート酸化膜の下部の前記シリコン基板の面を第1面とし、前記ゲート酸化膜に対する前記ソース側の前記シリコン基板の面を第2面とし、前記ゲート酸化膜に対する前記ドレイン側の前記シリコン基板の面を第3面とした場合に、前記第1面に対して、前記第2面及び前記第3面は積層方向に段差を有しており、
前記段差における前記シリコン基板の各側壁のそれぞれには、各前記LDDのチャネル領域側端部の位置決めを行うとともに、前記チャネル領域に応力を発生させる酸化領域が形成される半導体装置。 - 前記酸化領域は、前記ゲートの側壁から、前記段差における前記シリコン基板の側壁にわたって構成される請求項1に記載の半導体装置。
- 前記酸化領域は、前記シリコン基板が酸化した部材により構成される請求項1または2に記載の半導体装置。
- 前記段差は、積層方向に10nm以上40nm以下である請求項1または2に記載の半導体装置。
- 前記酸化領域は、幅が10nm以上20nm以下である請求項1または2に記載の半導体装置。
- 前記第1面と前記第2面とは第1側壁面を介して連続し、前記第1面と前記第3面とは第2側壁面を介して連続し、前記第1側壁面と前記第2側壁面との間の距離は積層方向下側に向かって大きくなる請求項1または2に記載の半導体装置。
- 前記ゲートと前記シリコン基板の間に形成された前記ゲート酸化膜は、積層方向の幅が、積層方向と直交する方向に向かって大きくなる請求項1または2に記載の半導体装置。
- 前記ゲートには、前記酸化領域を介してサイドウォールが形成される請求項1または2に記載の半導体装置。
- 前記ゲートと、前記ソースと、前記ドレインとによりPMOSが構成される請求項1または2に記載の半導体装置。
- 前記酸化領域は、前記チャネル領域に圧縮応力を発生させるように構成される請求項1または2に記載の半導体装置。
- シリコン基板の表面に対してゲート酸化膜及びゲートを形成するゲート形成工程と、
前記ゲートをマスクしてエッチングを行い、前記ゲート酸化膜の下部の前記シリコン基板の面を第1面とし、前記ゲート酸化膜に対するソース側の前記シリコン基板の面を第2面とし、前記ゲート酸化膜に対するドレイン側の前記シリコン基板の面を第3面とした場合に、前記第1面に対して、前記第2面及び前記第3面に積層方向の段差を形成し、前記シリコン基板に凸部を形成するエッチング工程と、
熱酸化により、前記段差における前記シリコン基板の各側壁のそれぞれに、前記凸部に応力を発生させる酸化領域を形成する熱酸化工程と、
前記シリコン基板に不純物を注入するとともに、前記酸化領域に基づいて前記凸部側端部の位置決めをしてLDDを形成するLDD注入工程とを有する半導体装置の製造方法。 - 前記熱酸化工程は、前記エッチング工程の後に行われる請求項11に記載の半導体装置の製造方法。
- 前記熱酸化工程は、前記LDD注入工程の前に行われる請求項11または12に記載の半導体装置の製造方法。
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