JP2002176171A - 半導体素子及び半導体素子の製造方法 - Google Patents
半導体素子及び半導体素子の製造方法Info
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- JP2002176171A JP2002176171A JP2000369509A JP2000369509A JP2002176171A JP 2002176171 A JP2002176171 A JP 2002176171A JP 2000369509 A JP2000369509 A JP 2000369509A JP 2000369509 A JP2000369509 A JP 2000369509A JP 2002176171 A JP2002176171 A JP 2002176171A
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Abstract
(57)【要約】
【課題】 ＬＤＤ領域を備える半導体素子の製造工程を
短縮する。 【解決手段】 シリコン基板上にゲート領域１を形成
し、ゲート領域１の周囲のシリコン基板をエッチングし
て掘り込み部２を形成し、掘り込み部２の垂直に切り立
つ側壁に傾斜イオン注入を行い、ＬＤＤ領域３を形成
し、掘り込み部２の底面に垂直イオン注入を行い、ソー
ス／ドレイン領域４を形成する。
短縮する。 【解決手段】 シリコン基板上にゲート領域１を形成
し、ゲート領域１の周囲のシリコン基板をエッチングし
て掘り込み部２を形成し、掘り込み部２の垂直に切り立
つ側壁に傾斜イオン注入を行い、ＬＤＤ領域３を形成
し、掘り込み部２の底面に垂直イオン注入を行い、ソー
ス／ドレイン領域４を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子及び半
導体素子の製造方法に関し、詳しくはＬＤＤ領域を備え
るＭＯＳＦＥＴ及びその製造方法に関する。
導体素子の製造方法に関し、詳しくはＬＤＤ領域を備え
るＭＯＳＦＥＴ及びその製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ電界効果トランジスタ（metal ox
ide semiconductor field-effect transistor：以下、
ＭＯＳＦＥＴという。）において、ドレイン−チャネル
間の電界傾斜を緩和する目的で、ドレイン領域に同じ導
電型の低濃度領域を形成することがある。この低濃度領
域は、ＬＤＤ（lightly doped drain）と呼ばれ、この
ＬＤＤ領域により、ドレイン−チャネル間の耐圧を高め
ることができることが知られている。
ide semiconductor field-effect transistor：以下、
ＭＯＳＦＥＴという。）において、ドレイン−チャネル
間の電界傾斜を緩和する目的で、ドレイン領域に同じ導
電型の低濃度領域を形成することがある。この低濃度領
域は、ＬＤＤ（lightly doped drain）と呼ばれ、この
ＬＤＤ領域により、ドレイン−チャネル間の耐圧を高め
ることができることが知られている。
【０００３】ＬＤＤ領域が形成された従来のＭＯＳＦＥ
Ｔの断面を図３に示す。このＭＯＳＦＥＴは、ｐ又はｎ
型シリコン基板に形成されたｐ−ウェルとｎ−ウェル上
に形成され、ポリシリコンゲート領域１０、ソース領域
１１Ａ，ドレイン領域１１Ｂ、ＬＤＤ領域１２等を備え
る。
Ｔの断面を図３に示す。このＭＯＳＦＥＴは、ｐ又はｎ
型シリコン基板に形成されたｐ−ウェルとｎ−ウェル上
に形成され、ポリシリコンゲート領域１０、ソース領域
１１Ａ，ドレイン領域１１Ｂ、ＬＤＤ領域１２等を備え
る。
【０００４】ここで、このＭＯＳＦＥＴの製造工程を説
明する。まず、ｎ型シリコン基板に形成されたｐ−ウェ
ル上にＬＯＣＯＳ（Local oxidation of Silicon）によ
りフィールド酸化膜を形成し、さらに素子領域にゲート
酸化膜を形成し、さらにウエハ表面にポリシリコン膜を
ＣＶＤにより形成する。この状態で所定の領域をエッチ
ングして、ポリシリコンゲート領域１０を形成する。続
いて、基板表面を酸化させて薄い酸化膜を形成し、ＬＤ
Ｄ領域用のフォトリソグラフィーによる他の素子（例え
ばＰチャンネルＭＯＳＦＥＴ）を保護するフォトマスク
を形成（以下、ＬＤＤフォトという。）後、ＬＤＤ領域
形成のためのイオン注入を行う。
明する。まず、ｎ型シリコン基板に形成されたｐ−ウェ
ル上にＬＯＣＯＳ（Local oxidation of Silicon）によ
りフィールド酸化膜を形成し、さらに素子領域にゲート
酸化膜を形成し、さらにウエハ表面にポリシリコン膜を
ＣＶＤにより形成する。この状態で所定の領域をエッチ
ングして、ポリシリコンゲート領域１０を形成する。続
いて、基板表面を酸化させて薄い酸化膜を形成し、ＬＤ
Ｄ領域用のフォトリソグラフィーによる他の素子（例え
ばＰチャンネルＭＯＳＦＥＴ）を保護するフォトマスク
を形成（以下、ＬＤＤフォトという。）後、ＬＤＤ領域
形成のためのイオン注入を行う。
【０００５】続いて、基板表面全体に絶縁膜のＣＶＤ成
膜を行い、この絶縁膜がポリシリコンゲート領域１０の
側部に残るようにエッチバックを行ってサイドウォール
スペーサ１３を形成する。この状態で、さらにソース／
ドレイン領域用のフォトリソグラフィーによる他の素子
（例えばＰチャンネルＭＯＳＦＥＴ）を保護するフォト
マスクを形成（以下、ソース／ドレインフォトとい
う。）後、ソース／ドレイン領域形成のためのイオン注
入を行う。これにより、図３に示すようなＭＯＳＦＥＴ
が完成する。
膜を行い、この絶縁膜がポリシリコンゲート領域１０の
側部に残るようにエッチバックを行ってサイドウォール
スペーサ１３を形成する。この状態で、さらにソース／
ドレイン領域用のフォトリソグラフィーによる他の素子
（例えばＰチャンネルＭＯＳＦＥＴ）を保護するフォト
マスクを形成（以下、ソース／ドレインフォトとい
う。）後、ソース／ドレイン領域形成のためのイオン注
入を行う。これにより、図３に示すようなＭＯＳＦＥＴ
が完成する。
【０００６】
【発明が解決しようとする課題】上述のように、図３に
示すＭＯＳＦＥＴを製造するためには、サイドウォール
スペーサ１３を形成するためのエッチバック工程や、Ｌ
ＤＤ領域１２を形成するためのＬＤＤフォト工程、及び
ソース／ドレイン領域１１Ａ，１１Ｂを形成するための
ソース／ドレインフォト工程等が必要であり、工程数が
多く、煩雑であった。
示すＭＯＳＦＥＴを製造するためには、サイドウォール
スペーサ１３を形成するためのエッチバック工程や、Ｌ
ＤＤ領域１２を形成するためのＬＤＤフォト工程、及び
ソース／ドレイン領域１１Ａ，１１Ｂを形成するための
ソース／ドレインフォト工程等が必要であり、工程数が
多く、煩雑であった。
【０００７】本発明は、上述のような課題に鑑みてなさ
れたものであり、ＬＤＤ領域を備える半導体素子におい
て、製造工程を短縮できる半導体素子及び半導体素子の
製造方法を提供することを目的とする。
れたものであり、ＬＤＤ領域を備える半導体素子におい
て、製造工程を短縮できる半導体素子及び半導体素子の
製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明に係る半導体素子は、シリコン基板上に形
成されたゲート領域と、上記ゲート領域の周囲のシリコ
ン基板をエッチングして形成された掘り込み部と、上記
掘り込み部の側壁に形成されたＬＤＤ領域と、上記掘り
込み部の底面に形成されたソース／ドレイン領域とを備
える。
めに、本発明に係る半導体素子は、シリコン基板上に形
成されたゲート領域と、上記ゲート領域の周囲のシリコ
ン基板をエッチングして形成された掘り込み部と、上記
掘り込み部の側壁に形成されたＬＤＤ領域と、上記掘り
込み部の底面に形成されたソース／ドレイン領域とを備
える。
【０００９】また、上述の目的を達成するために、本発
明に係る半導体素子の製造方法は、シリコン基板上にゲ
ート領域を形成する工程と、上記ゲート領域の周囲のシ
リコン基板をエッチングして掘り込み部を形成する工程
と、上記掘り込み部の側壁に傾斜イオン注入を行い、Ｌ
ＤＤ領域を形成する工程と、上記掘り込み部の底面に垂
直イオン注入を行い、ソース／ドレイン領域を形成する
工程とを有する。
明に係る半導体素子の製造方法は、シリコン基板上にゲ
ート領域を形成する工程と、上記ゲート領域の周囲のシ
リコン基板をエッチングして掘り込み部を形成する工程
と、上記掘り込み部の側壁に傾斜イオン注入を行い、Ｌ
ＤＤ領域を形成する工程と、上記掘り込み部の底面に垂
直イオン注入を行い、ソース／ドレイン領域を形成する
工程とを有する。
【００１０】本発明に係る半導体素子及び半導体素子の
製造方法では、シリコン基板をエッチングして形成され
た掘り込み部の側壁にＬＤＤ領域を形成し、掘り込み部
の底面にソース／ドレイン領域が形成され、これら領域
形成時に別個のフォトマスク形成を行う必要がないた
め、製造工程が短縮される。
製造方法では、シリコン基板をエッチングして形成され
た掘り込み部の側壁にＬＤＤ領域を形成し、掘り込み部
の底面にソース／ドレイン領域が形成され、これら領域
形成時に別個のフォトマスク形成を行う必要がないた
め、製造工程が短縮される。
【００１１】
【発明の実施の形態】以下、本発明に係る半導体素子及
びその製造方法について、図面を参照して詳細に説明す
る。
びその製造方法について、図面を参照して詳細に説明す
る。
【００１２】図１は、本発明を適用したＭＯＳＦＥＴの
断面を示す図である。本発明の実施の形態として示すＭ
ＯＳＦＥＴは、ｎ型シリコン基板に形成されたｐ−ウェ
ル上に形成されたＭＯＳＦＥＴである。このＭＯＳＦＥ
Ｔは、ポリシリンコンゲート領域１と、後に詳細に説明
するように、ポリシリコンゲート領域１の周囲のｐ−ウ
ェルをエッチングして形成された掘り込み部２と、掘り
込み部２の垂直に切り立つ側壁に形成されたＬＤＤ領域
３と、掘り込み部２の底面に形成されたソース領域４
Ａ，ドレイン領域４Ｂとを備える。ＬＤＤ領域３は、ソ
ース領域４Ａ及びドレイン領域４Ｂと同じ導電型（この
具体例においては、ｎ型）の低濃度領域であり、このＬ
ＤＤ３により、ドレイン−チャネル間の電界傾斜が緩和
され、耐圧が高められている。
断面を示す図である。本発明の実施の形態として示すＭ
ＯＳＦＥＴは、ｎ型シリコン基板に形成されたｐ−ウェ
ル上に形成されたＭＯＳＦＥＴである。このＭＯＳＦＥ
Ｔは、ポリシリンコンゲート領域１と、後に詳細に説明
するように、ポリシリコンゲート領域１の周囲のｐ−ウ
ェルをエッチングして形成された掘り込み部２と、掘り
込み部２の垂直に切り立つ側壁に形成されたＬＤＤ領域
３と、掘り込み部２の底面に形成されたソース領域４
Ａ，ドレイン領域４Ｂとを備える。ＬＤＤ領域３は、ソ
ース領域４Ａ及びドレイン領域４Ｂと同じ導電型（この
具体例においては、ｎ型）の低濃度領域であり、このＬ
ＤＤ３により、ドレイン−チャネル間の電界傾斜が緩和
され、耐圧が高められている。
【００１３】このＭＯＳＦＥＴの製造工程について、図
２を用いて説明する。
２を用いて説明する。
【００１４】まず、図２（ａ）に示すように、ｐ−ウェ
ル上にＬＯＣＯＳ（Local oxidation of Silicon）
によりフィールド酸化膜（ＳｉＯ2）５を形成し、さら
に素子領域にゲート酸化膜６を形成し、さらにウェハ表
面にポリシリコン膜７をＣＶＤにより形成する。この状
態で所定の領域をフォトマスク８でマスキングして、例
えば反応性イオンエッチング装置（以下、ＲＩＥとす
る。）によるエッチングを行う。このエッチングでは、
ポリシリコン膜７のみならずシリコン基板本体に対して
も所定の深さの掘り込みを行う。このエッチングによ
り、図２（ｂ）に示すように、マスキングされた領域に
ポリシリコン膜７が残存して、ポリシリコンゲート領域
１が形成されるとともに、シリコン基板上に掘り込み部
２が形成される。
ル上にＬＯＣＯＳ（Local oxidation of Silicon）
によりフィールド酸化膜（ＳｉＯ2）５を形成し、さら
に素子領域にゲート酸化膜６を形成し、さらにウェハ表
面にポリシリコン膜７をＣＶＤにより形成する。この状
態で所定の領域をフォトマスク８でマスキングして、例
えば反応性イオンエッチング装置（以下、ＲＩＥとす
る。）によるエッチングを行う。このエッチングでは、
ポリシリコン膜７のみならずシリコン基板本体に対して
も所定の深さの掘り込みを行う。このエッチングによ
り、図２（ｂ）に示すように、マスキングされた領域に
ポリシリコン膜７が残存して、ポリシリコンゲート領域
１が形成されるとともに、シリコン基板上に掘り込み部
２が形成される。
【００１５】さらに、図２（ｃ）に示すように、上述の
ようにして形成されたポリシリコンゲート領域１及び掘
り込み部２の表面に薄い酸化膜９を形成する。続いて、
図２（ｄ）に示すように、ＬＤＤフォトを行い（図示せ
ず。）掘り込み部２の垂直に切り立つ側壁に傾斜イオン
注入を行い、ＬＤＤ領域３を形成する。さらに、図２
（ｅ）に示すように、掘り込み部２の底面に垂直イオン
注入を行い、ソース領域４Ａ，ドレイン領域４Ｂを形成
する。尚、ソース／ドレインフォトは、ＬＤＤフォトを
そのまま兼用している。 これにより、図１に示すよう
なＭＯＳＦＥＴが完成する。
ようにして形成されたポリシリコンゲート領域１及び掘
り込み部２の表面に薄い酸化膜９を形成する。続いて、
図２（ｄ）に示すように、ＬＤＤフォトを行い（図示せ
ず。）掘り込み部２の垂直に切り立つ側壁に傾斜イオン
注入を行い、ＬＤＤ領域３を形成する。さらに、図２
（ｅ）に示すように、掘り込み部２の底面に垂直イオン
注入を行い、ソース領域４Ａ，ドレイン領域４Ｂを形成
する。尚、ソース／ドレインフォトは、ＬＤＤフォトを
そのまま兼用している。 これにより、図１に示すよう
なＭＯＳＦＥＴが完成する。
【００１６】このように、本発明では、基板となるシリ
コンをエッチングする工程が必要となるが、従来必要で
あったソース／ドレインフォト、ＣＶＤによる絶縁膜形
成、エッチバックによるサイドウォールスペーサの形成
等の工程を省略することができるため、従来に比べて少
ない工程数でＬＤＤ領域を有する半導体素子を形成する
ことができる。
コンをエッチングする工程が必要となるが、従来必要で
あったソース／ドレインフォト、ＣＶＤによる絶縁膜形
成、エッチバックによるサイドウォールスペーサの形成
等の工程を省略することができるため、従来に比べて少
ない工程数でＬＤＤ領域を有する半導体素子を形成する
ことができる。
【００１７】また、本発明では、基板シリコンのエッチ
ングの深さを調節するすることにより、掘り込み部の側
壁に形成されるＬＤＤ領域の長さを制御でき、したがっ
て、ドレイン−チャネル間の耐圧を容易に制御すること
ができる。
ングの深さを調節するすることにより、掘り込み部の側
壁に形成されるＬＤＤ領域の長さを制御でき、したがっ
て、ドレイン−チャネル間の耐圧を容易に制御すること
ができる。
【００１８】なお、上述の実施の形態では、半導体素子
として、ＮチャンネルＭＯＳＦＥＴを例に本発明を説明
したが、本発明はＰチャンネルＭＯＳＦＥＴにも同様に
適用できることは言うまでもない。
として、ＮチャンネルＭＯＳＦＥＴを例に本発明を説明
したが、本発明はＰチャンネルＭＯＳＦＥＴにも同様に
適用できることは言うまでもない。
【００１９】
【発明の効果】以上のように、本発明に係る半導体素子
は、シリコン基板上に形成されたゲート領域の周囲のシ
リコン基板をエッチングして形成された掘り込み部の側
壁に形成されたＬＤＤ領域と、掘り込み部の底面に形成
されたソース／ドレイン領域とを備えるので、ソース／
ドレインフォト、ＣＶＤによる絶縁膜形成、エッチバッ
クによるサイドウォールスペーサの形成等の工程を省略
することができ、製造工程を短縮することができる。ま
た、掘り込み部の深さを調節することにより、ＬＤＤ領
域の長さを制御できるので、ドレイン−チャネル間の耐
圧を容易に制御することができる。
は、シリコン基板上に形成されたゲート領域の周囲のシ
リコン基板をエッチングして形成された掘り込み部の側
壁に形成されたＬＤＤ領域と、掘り込み部の底面に形成
されたソース／ドレイン領域とを備えるので、ソース／
ドレインフォト、ＣＶＤによる絶縁膜形成、エッチバッ
クによるサイドウォールスペーサの形成等の工程を省略
することができ、製造工程を短縮することができる。ま
た、掘り込み部の深さを調節することにより、ＬＤＤ領
域の長さを制御できるので、ドレイン−チャネル間の耐
圧を容易に制御することができる。
【００２０】また、本発明に係る半導体素子の製造方法
は、ゲート領域の周囲のシリコン基板をエッチングして
掘り込み部を形成し、掘り込み部の側壁に傾斜イオン注
入を行い、ＬＤＤ領域を形成し、掘り込み部の底面に垂
直イオン注入を行い、ソース／ドレイン領域を形成する
ので、ソース／ドレインフォト、ＣＶＤによる絶縁膜形
成、エッチバックによるサイドウォールスペーサの形成
等の工程を省略することができ、製造工程を短縮するこ
とができる。また、掘り込み部の深さを調節することに
より、ＬＤＤ領域の長さを制御できるので、ドレイン−
チャネル間の耐圧を容易に制御することができる。
は、ゲート領域の周囲のシリコン基板をエッチングして
掘り込み部を形成し、掘り込み部の側壁に傾斜イオン注
入を行い、ＬＤＤ領域を形成し、掘り込み部の底面に垂
直イオン注入を行い、ソース／ドレイン領域を形成する
ので、ソース／ドレインフォト、ＣＶＤによる絶縁膜形
成、エッチバックによるサイドウォールスペーサの形成
等の工程を省略することができ、製造工程を短縮するこ
とができる。また、掘り込み部の深さを調節することに
より、ＬＤＤ領域の長さを制御できるので、ドレイン−
チャネル間の耐圧を容易に制御することができる。
【図１】本発明を適用した半導体素子の断面図である。
【図２】図１に示す半導体素子の製造工程を説明する図
である。
である。
【図３】ＬＤＤ領域を備える従来の半導体素子の断面図
である。
である。
１ ポリシリコンゲート領域 ２ 掘り込み部 ３ ＬＤＤ領域 ４Ａ ソース領域 ４Ｂ ドレイン領域
Claims (2)
- 【請求項１】 シリコン基板上に形成されたゲート領域
と、 上記ゲート領域の周囲のシリコン基板をエッチングして
形成された掘り込み部と、 上記掘り込み部の側壁に形成されたＬＤＤ領域と、 上記掘り込み部の底面に形成されたソース／ドレイン領
域とを備える半導体素子。 - 【請求項２】 シリコン基板上にゲート領域を形成する
工程と、 上記ゲート領域の周囲のシリコン基板をエッチングして
掘り込み部を形成する工程と、 上記掘り込み部の側壁に傾斜イオン注入を行い、ＬＤＤ
領域を形成する工程と、 上記掘り込み部の底面に垂直イオン注入を行い、ソース
／ドレイン領域を形成する工程とを有する半導体素子の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000369509A JP2002176171A (ja) | 2000-12-05 | 2000-12-05 | 半導体素子及び半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000369509A JP2002176171A (ja) | 2000-12-05 | 2000-12-05 | 半導体素子及び半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002176171A true JP2002176171A (ja) | 2002-06-21 |
Family
ID=18839534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000369509A Pending JP2002176171A (ja) | 2000-12-05 | 2000-12-05 | 半導体素子及び半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002176171A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102593179A (zh) * | 2012-03-09 | 2012-07-18 | 上海宏力半导体制造有限公司 | Mos晶体管及其制造方法 |
| JP7454776B2 (ja) | 2022-06-30 | 2024-03-25 | 合肥晶合集成電路股▲ふん▼有限公司 | 半導体装置及びその製造方法 |
-
2000
- 2000-12-05 JP JP2000369509A patent/JP2002176171A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102593179A (zh) * | 2012-03-09 | 2012-07-18 | 上海宏力半导体制造有限公司 | Mos晶体管及其制造方法 |
| JP7454776B2 (ja) | 2022-06-30 | 2024-03-25 | 合肥晶合集成電路股▲ふん▼有限公司 | 半導体装置及びその製造方法 |
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