KR102424369B1 - 시뮬레이션 시간을 단축할 수 있는 반도체 집적 회로의 신뢰성 불량률 예측 방법 및 그 장치 - Google Patents

시뮬레이션 시간을 단축할 수 있는 반도체 집적 회로의 신뢰성 불량률 예측 방법 및 그 장치 Download PDF

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Abstract

시뮬레이션 시간을 단축할 수 있는 반도체 집적 회로의 불량률 예측 방법 및 그 장치가 개시된다. 본 발명의 반도체 집적 회로의 불량률 예측 방법은 상기 반도체 집적회로에 포함되는 복수의 트랜지스터들 각각의 연결 관계, 입력, 출력, 크기, 타입 및 동작 온도를 정의한 회로 넷리스트(회로 정의 데이터)를 수신하는 단계, 상기 회로 넷리스트에 기초하여 상기 복수의 트랜지스터들 중 불량 가능성이 낮은 저 위험(low-risk) 트랜지스터들을 검출하여 필터링하는 단계, 상기 복수의 트랜지스터들 중 상기 저 위험 트랜지스터들을 제외한 나머지 트랜지스터들인 고 위험 트랜지스터들에 대하여 불량률을 산출하는 단계, 및 상기 고 위험 트랜지스터들의 불량률에 기초하여 상기 반도체 집적 회로의 총 불량률을 산출하는 단계를 포함한다.

Description

시뮬레이션 시간을 단축할 수 있는 반도체 집적 회로의 신뢰성 불량률 예측 방법 및 그 장치{Method of Predicting Reliability Failure Rate of Semiconductor Integrated Circuit And Device There-of}
본 발명의 개념에 따른 실시 예는 반도체 회로의 신뢰성 분석 방법에 관한 것으로, 특히, 시뮬레이션 시간을 단축할 수 있는 회로의 불량률 예측 방법에 관한 것이다.
반도체 회로 공정의 스케일링(scaling) 증가 및 변화(variation) 증가에 따라 신뢰성 마진이 줄어들고 있다. 이에 따라, 회로 설계 시에 다양한 형태의 신뢰성 파라미터들을 분석하고 이를 기초로 회로 설계를 하는 것이 중요하다. 예컨대, 제품화 이후의 위험(risk)을 줄이고, 정해진 규격을 만족시키기 위해 회로 설계 단계에서 신뢰성 시뮬레이션(reliability simulation)을 진행하여 규격에 맞도록 회로 설계가 이루어질 필요가 있다. 기존의 전자회로에 대한 시뮬레이션 프로그램의 대표적인 예로서 SPICE(Simulation Program with Integrated Circuit Emphasis)가 있다.
기존의 SPICE를 이용한 신뢰성 시뮬레이션의 경우 회로 내의 모든 트랜지스터(transistor)에 대해 면적, 동작 전압 및 온도를 고려하여 수행된다. 이 경우 시뮬레이션 수행 시간이 오래 걸리는 단점이 있다.
본 발명이 이루고자 하는 기술적인 과제는 짧은 수행 시간으로 회로 설계 단계에서 회로의 신뢰성을 미리 예측하는 방법 및 그 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적인 과제는 시뮬레이션 시간을 단축할 수 있는 반도체 집적 회로의 불량률 예측 방법 및 장치를 제공하는 것이다.
본 발명의 일 실시 예에 따른 반도체 집적 회로의 불량률 예측 방법은, 상기 반도체 집적회로에 포함되는 복수의 트랜지스터들 각각의 연결 관계, 입력, 출력, 크기, 타입 및 동작 온도를 정의한 회로 넷리스트(회로 정의 데이터)를 수신하는 단계; 상기 회로 넷리스트에 기초하여 상기 복수의 트랜지스터들 중 불량 가능성이 낮은 저 위험(low-risk) 트랜지스터들을 검출하여 필터링하는 단계; 상기 복수의 트랜지스터들 중 상기 저 위험 트랜지스터들을 제외한 나머지 트랜지스터들인 고 위험 트랜지스터들에 대하여 불량률을 산출하는 단계; 및 상기 고 위험 트랜지스터들의 불량률에 기초하여 상기 반도체 집적 회로의 총 불량률을 산출하는 단계를 포함한다.
상기 저 위험(low-risk) 트랜지스터들을 검출하는 단계는 상기 회로 넷리스트로부터 상기 복수의 트랜지스터들 중 제1 트랜지스터의 동작 온도를 추출하는 단계; 상기 회로 넷리스트로부터 상기 제1 트랜지스터의 크기 및 타입을 추출하는 단계; 상기 제1 트랜지스터의 동작 전압을 미리 정해진 최대 전압으로 설정하여 상기 제1 트랜지스터의 최대 불량률을 산출하는 단계; 및 산출된 상기 제1 트랜지스터의 최대 불량률이 제1 기준 불량률 이하이면 상기 제1 트랜지스터를 상기 저 위험 트랜지스터로 판단하는 단계를 포함할 수 있다.
상기 방법은 상기 제1 트랜지스터의 동작 전압을 미리 정해진 통상 전압으로 설정하여 상기 제1 트랜지스터의 통상 불량률을 산출하는 단계; 및 상기 제1 트랜지스터의 통상 불량률에 기초하여 상기 저 위험 트랜지스터의 불량률을 산출하는 단계를 더 포함할 수 있다.
상기 제1 트랜지스터의 동작 전압은 상기 제1 트랜지스터의 게이트에 인가되는 전압이고, 상기 통상 전압은 상기 최대 전압 보다 낮은 전압일 수 있다.
상기 고 위험 트랜지스터들에 대하여 불량률을 검출하는 단계는 상기 고 위험 트랜지스터들 중 제1 고위험 트랜지스터의 동작 전압을 소정 주기 동안 복수 회 예측하는 단계; 및 상기 복수 회 예측한 상기 제1 고위험 트랜지스터의 동작 전압들을 이용하여 상기 제1 고위험 트랜지스터의 불량률을 산출하는 단계를 포함할 수 있다.
상기 반도체 집적 회로의 총 불량률을 산출하는 단계는 상기 저위험 트랜지스터들 각각의 동작 전압을 미리 정해진 고정 전압으로 설정하여 상기 저위험 트랜지스터들 각각의 불량률을 산출하는 단계; 상기 고위험 트랜지스터들 각각에 대하여 시간에 따라 변하는 동작 전압의 파형을 산출하고, 상기 산출된 동작 전압의 파형에 기초하여 상기 고위험 트랜지스터들 각각의 불량률을 산출하는 단계; 및 상기 저위험 트랜지스터들 각각의 불량률과 상기 고위험 트랜지스터들 각각의 불량률을 누적하는 단계를 포함할 수 있다.
상기 방법은 상기 고위험 트랜지스터들 각각의 동작 전압의 파형을 산출하기 위한 명령어 파일을 설정하는 단계를 더 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 집적 회로의 불량률 예측 장치는 상기 반도체 집적회로에 포함되는 복수의 트랜지스터들 각각의 연결 관계, 입력, 출력, 크기, 타입 및 동작 온도를 정의한 회로 넷리스트 및 프로그램 코드를 저장하는 메모리; 및 상기 프로그램 코드를 실행하여, 상기 회로 넷리스트에 기초하여 상기 복수의 트랜지스터들 중 불량 가능성이 낮은 저 위험(low-risk) 트랜지스터들을 검출하고, 상기 복수의 트랜지스터들 중 상기 저 위험 트랜지스터들을 제외한 나머지 트랜지스터들인 고 위험 트랜지스터들에 대하여 불량률을 산출하는 프로세서를 포함한다.
상기 프로세서는 상기 복수의 트랜지스터들 각각에 대하여 동작 전압을 미리 정해진 제1 고정 전압으로 설정하여 상기 복수의 트랜지스터들 각각의 최대 불량률을 산출하고, 산출된 최대 불량률이 제1 기준 불량률 이하이면 해당 트랜지스터를 상기 저 위험 트랜지스터로 판단할 수 있다.
상기 프로세서는 상기 저 위험(low-risk) 트랜지스터들 각각에 대하여 상기 동작 전압을 미리 정해진 제2 고정 전압으로 설정하여 상기 저위험 트랜지스터들 각각의 불량률을 산출하고, 상기 고 위험 트랜지스터들 각각에 대하여 시간에 따라 변하는 동작 전압의 파형을 산출하고, 상기 산출된 동작 전압의 파형에 기초하여 상기 고위험 트랜지스터들 각각의 불량률을 산출할 수 있다.
본 발명의 실시예에 따르면, 시뮬레이션을 통해 반도체 설계 회로의 불량률을 예측하여 신뢰성을 분석하는 데 있어서, 시뮬레이션의 정확도를 떨어뜨리지 않으면서 수행 시간을 단축시킬 수 있다. 즉, 본 발명의 실시예에 따르면, 시뮬레이션 대상 회로 내에서 각 트랜지스터에 대하여 최악의 경우(worst-case)를 가정하여 불량률을 산출하고, 산출된 불량률에 기초하여 저 위험 트랜지스터를 판단하여 필터링함으로써 시뮬레이션 수행시간을 단축할 수 있다. 이에 따라 회로 설계에 더욱 빠른 피드백을 줄 수 있어, 회로 설계 및 검증에 소요되는 시간을 단축할 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 설계 검증 방법을 나타내는 플로우차트이다.
도 2는 본 발명의 실시예에 따른 불량률 예측 방법을 나타내는 플로우차트이다.
도 3은 최대 전압(Vmax) 및 통상 전압(Vtyp)의 일 실시예를 개략적으로 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 동작 전압(Vuse)의 파형도이다.
도 5a 및 도 5b는 각각 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트-소스간 전압(Vgs) 및 게이트-드레인간 전압(Vgd)의 일 실시예를 나타내는 도면이다.
도 6은 본 발명의 실시예에 따른 불량률 예측 방법을 나타내는 플로우차트이다.
도 7은 본 발명의 실시예에 따른 불량률 예측 방법을 나타내는 플로우차트이다.
도 8은 본 발명의 일 실시예에 따른 불량률 예측 장치를 나타내는 구성 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 설계 검증 방법을 나타내는 플로우차트이다. 이를 참조하면, 반도체 집적 회로(IC)의 설계 단계에서 신뢰성 불량률을 예측하고 예측 결과에 따라, IC의 설계를 수정함으로써, 신뢰성이 보장된 회로를 제작(fabrication)할 수 있다.
도 1을 참조하면, 회로 설계자에 의해 회로 설계가 이루어지면(S100), 본 발명의 실시예에 따른 신뢰성 시뮬레이션이 수행된다(S200). 신뢰성 시뮬레이션 수행 결과로서, 신뢰성 불량률(Reliability failure rate)가 산출될 수 있다.
산출된 신뢰성 불량률을 미리 정해진 불량률 기준과 비교하여(S400), 신뢰성 불량률이 불량률 기준 이상(S400 단계에서 NO인 경우)에는, S100 단계로 되돌아 간다.
예컨대, 회로 설계를 수정하고(S100), 수정된 회로에 대하여 신뢰성 시뮬레이션을 수행하여(S200), 산출된 신뢰성 불량률이 불량률 기준값을 만족하는지 판단하는 단계(S400)를 반복 수행한다.
신뢰성 불량률이 불량률 기준값 보다 낮은 경우(S400 단계에서 YES인 경우)에는 비로소 설계된 회로를 제작한다(S500).
따라서, 본 발명의 실시예에 따르면, 신뢰성 불량률을 예측하고 예측 결과, 특정 기준을 만족할 때까지, IC의 설계를 수정함으로써, 신뢰성이 보장된 회로를 제작할 수 있다.
트랜지스터의 신뢰성 수명을 결정하는 대표적인 파라미터(parameter)로는 HCI(Hot Carrier Injection), BTI(Bias Temperature Instability) 그리고 TDDB (Time Dependent Dielectric Breakdown)가 있다.
TDDB는 모스 트랜지스터(MOS transistor)의 시간 의존형 유전체 브렉다운(Time Dependent Dielectric Breakdown) 불량을 나타내는 파라미터이다.
상기와 같은 신뢰성 파라미터에 대해 각각의 시뮬레이션 모델을 사용하여 시뮬레이션을 수행함으로써 불량률을 예측(또는 산출)할 수 있고, 예측된(혹은 산출된) 불량률 값이 불량률 기준값 보다 높을 경우 시뮬레이션 조건을 변경하거나, 회로를 개선하여 설계 단계에서의 불량을 예방할 수 있다.
도 2는 본 발명의 실시예에 따른 불량률 예측 방법을 나타내는 플로우차트이다. 도 2의 실시예에서는, TDDB 불량률(failure rate)를 예측하는 방법을 나타내나, 본 발명의 실시예가 이에 한정되는 것은 아니며, 다른 불량률(예컨대, HCI 불량률, BTI 불량율 등)을 예측하는 방법에도 적용될 수 있다.
도 2를 참조하면, 먼저, 불량률 예측 장치는 시뮬레이션 수행에 필요한 회로 넷리스트(circuit netlist)를 수신한다(S210). 불량률 예측 장치는 불량률 산출 장치라고도 하며, 반도체 회로에 대한 시뮬레이션을 수행하여 불량률을 예측(또는 산출)할 수 있는 장치이다. 불량률 예측 장치는 시뮬레이션 프로그램을 실행할 수 있는 하나 이상의 프로세서를 포함할 수 있다. 불량률 예측 장치의 구성 및 동작에 대해서는 도 8을 참조하여 후술한다.
회로 넷리스트는 시뮬레이션 대상이 되는 반도체 회로(이하, '대상 회로' 혹은 '회로'라 함)의 동작 조건(예컨대, 동작 온도) 및 대상 회로에 포함되는 복수의 트랜지스터들 각각의 연결 관계, 입력 신호, 출력 신호, 트랜지스터 크기, 및 트랜지스터 타입 등을 정의한 데이터로서, 회로 정의 데이터라 칭하기도 한다.
회로 넷리스트는 미리 정의된 포맷의 파일 형태로 불량률 예측 장치에 입력되거나 저장될 수 있다.
회로 넷리스트로부터 회로 동작 시의 각 트랜지스터의 면적(area,
Figure 112016006723234-pat00001
) 및 트랜지스터 타입(type)을 산출한다(S220). 트랜지스터의 면적(
Figure 112016006723234-pat00002
)은 트랜지스터의 폭(width) 및 길이(length)를 추출함으로써 산출될 수 있다. 트랜지스터 타입(type)은 PMOS 트랜지스터와 NMOS 트랜지스터로 분류될 수 있다.
또한, 회로 넷리스트로부터 동작 온도(
Figure 112016006723234-pat00003
)을 산출한다(S230). 동작 온도(
Figure 112016006723234-pat00004
)는 회로 넷리스트의 회로 동작 조건으로부터 추출 가능하다. 실시예에 따라, 동작 온도(
Figure 112016006723234-pat00005
)는 대상 회로의 모든 트랜지스터에 동일하게 적용될 수 있다.
다음으로, 저 위험 트랜지스터들을 필터링한다(S240).
이 단계는 회로 넷리스트에 기초하여 복수의 트랜지스터들 중 불량 가능성이 낮은 저 위험(low-risk) 트랜지스터들을 검출하여 필터링하는 과정이다.
일 실시예에 따르면, 해당 트랜지스터가 저위험 트랜지스터인지 아닌지는 다음과 같은 방식으로 결정될 수 있다. 먼저 트랜지스터의 동작 전압(Vuse)을 최대 전압(Vmax)으로 설정한다.
일 실시예에서, 최대 전압(Vmax)은 회로의 공정에서 허용 가능한 가장 높은 전압 혹은 회로의 동작시에 인가될 수 있는 가장 높은 전압일 수 있다. 예컨대, 최대 전압(Vmax)은 해당 트랜지스터가 최악의 조건에서 동작한다고 가정한 경우(worst case)의 전압일 수 있다.
도 3은 최대 전압(Vmax) 및 통상 전압(Vtyp)의 일 실시예를 개략적으로 나타내는 도면이다. 이를 참조하면, 최대 전압(Vmax)은 미리 설정된 고정된 전압(fixed voltage)일 수 있다.
트랜지스터의 동작 전압(Vuse)을 최대 전압(Vmax)으로 설정하여, 해당 트랜지스터의 불량률(Ftr)을 산출한다. 불량률(Ftr)은 미리 정해진 수식 또는 알고리즘을 이용하여 산출된다. 트랜지스터의 동작 전압(Vuse)을 최대 전압(Vmax)으로 설정하여 산출된 불량률(Ftr)을 해당 트랜지스터의 최악의 경우의 불량률 또는 최대 불량률이라 한다.
산출된 최대 불량률(Ftr ,max)이 불량율 제한 수치(이하, 제1 기준 불량률)(Ftarget) 보다 낮으면, 해당 트랜지스터를 저위험 트랜지스터로 판정한다.
산출된 최대 불량률(Ftr ,max)이 불량율 제한 수치(Ftarget) 이상이면, 해당 트랜지스터는 저위험 트랜지스터가 아니므로, 회로 넷리스트로부터 동작 전압(Vuse)을 산출한다(S250).
도 4는 본 발명의 일 실시예에 따른 동작 전압(Vuse)의 파형도이다.
도 4를 참조하면, 동작 전압(Vuse(t))은 시간에 따라 변하는 값일 수 있으며, 특정 주기(Tp) 동안 복수 회 산출될 수 있다.
동작 전압(Vuse)은 트랜지스터의 게이트 전압(gate voltage)일 수 있다.
일 실시예에 따르면, 미리 정해진 미소 시간(Δt) 마다, 트랜지스터의 게이트에 걸리는 전압을 문턱 전압(Vth)과 비교하여, 트랜지스터의 동작 상태(예컨대, 반전(inversion) 모드 또는 축적(accumulation) 모드)를 결정하고, 동작 상태에 따라, 게이트-소스 혹은 게이트-드레인간 전위차 중 큰 전위차 값으로 동작 전압(Vuse)을 결정할 수 있다.
좀 더 구체적으로는, 각 트랜지스터의 동작 전압(Vuse)은 다음과 같은 방식으로 산출될 수 있다. 먼저 트랜지스터의 게이트-소스간 전압(gate-to-source voltage, Vgs) 과 게이트-드레인간 전압(gate-to-drain voltage, Vgd)을 추출한다.
도 5a 및 도 5b는 각각 PMOS 트랜지스터(T1, T2) 와 NMOS 트랜지스터(T3)의 게이트-소스간 전압(Vgs) 및 게이트-드레인간 전압(Vgd)의 일 실시예를 나타내는 도면이다.
트랜지스터가 PMOS 트랜지스터인 경우에는 게이트-소스간 전압(Vgs)이 문턱 전압(Vth) 이상인지 또는, 게이트-드레인간 전압(Vgd)이 문턱 전압(Vth) 이상인지를 판단한다.
판단 결과, 게이트-소스간 전압(Vgs)과 게이트-드레인간 전압(Vgd) 중 어느 하나라도 문턱 전압(Vth) 이상이면, 트랜지스터의 동작 모드는 반전(inversion) 모드로 설정된다. 또한, 동작 전압(Vuse)은 게이트-소스간 전압(Vgs)과 게이트-소스간 전압(Vgs) 중 큰 전압으로 설정된다.
판단 결과, 게이트-소스간 전압(Vgs)과 게이트-드레인간 전압(Vgd)이 문턱 전압(Vth)보다 적다면, 트랜지스터의 동작 모드는 축적(accumulation) 모드로 설정된다. 또한, 동작 전압(Vuse)은 게이트-소스간 전압(Vgs)의 절대값과 게이트-소스간 전압(Vgs)의 절대값 중 큰 전압으로 설정된다.
트랜지스터가 NMOS 트랜지스터인 경우에는 게이트-소스간 전압(Vgs)이 문턱 전압(Vth) 이하인지 또는, 게이트-드레인간 전압(Vgd)이 문턱 전압(Vth) 이하인지를 판단한다.
판단 결과, 게이트-소스간 전압(Vgs)과 게이트-드레인간 전압(Vgd) 중 어느 하나라도 문턱 전압(Vth) 이하이면, 트랜지스터의 동작 모드는 반전(inversion) 모드로 설정된다. 또한, 동작 전압(Vuse)은 게이트-소스간 전압(Vgs)과 게이트-소스간 전압(Vgs) 중 작은 전압으로 설정된다.
판단 결과, 게이트-소스간 전압(Vgs)과 게이트-드레인간 전압(Vgd)이 문턱 전압(Vth)보다 크다면, 트랜지스터의 동작 모드는 축적(accumulation) 모드로 설정된다. 또한, 동작 전압(Vuse)은 게이트-소스간 전압(Vgs)과 게이트-소스간 전압(Vgs) 중 큰 전압으로 설정된다.
상기와 같은 방식으로, 특정 주기(Tp)동안 매 미소 시간(Δt) 마다 동작 전압(Vuse)을 산출할 수 있다.
이와 같이, 미소 시간(Δt) 마다 산출된 동작 전압(Vuse)의 파형(waveform)은 도 4와 같이 나타날 수 있다. 즉, 도 4에 도시된 바와 같이, 시간에 따라 변하는 동작 전압(Vuse)을 얻을 수 있다.
미소 시간(Δt) 마다 산출된 동작 전압(Vuse(t))을 이용하여 각 미소 시간(Δt)에 해당하는 불량률 요소(Fa(t))를 산출할 수 있다(S260). 그리고, 각 미소 시간(Δt) 마다의 불량률 요소(Fa(t))를 이용하여 해당 트랜지스터의 불량률(예컨대, TDDB 불량률)(Ftr)을 산출할 수 있다(S260).
동작 전압(Vuse(t))을 이용한 불량률 요소(Fa(t))의 산출 및 불량률 요소(Fa(t))를 이용한 트랜지스터의 불량률(Ftr) 산출은 각각 미리 정해진 수식 또는 알고리즘에 의해 수행될 수 있다.
상술한 바와 같이, 고 위험 트랜지스터(저 위험 트랜지스터가 아닌 트랜지스터) 각각에 대하여 미소시간마다 산출된 복수의 동작 전압들에 기초하여 불량률이 산출된다. 따라서, 도 4와 같은 동작 전압의 파형을 산출하는 데 많은 시간이 소요될 수 있다.
한편, 저 위험 트랜지스터에 대해서는, 고위험 트랜지스터와 달리, 도 3에 도시된 바와 같이, 특정 주기(Tp) 동안 통상 전압(Vtyp)이 게이트에 인가되는 것으로 가정하여 불량률이 산출될 수 있다. 예컨대, 저 위험 트랜지스터의 동작 전압(Vuse)을 통상 전압(Vtyp)으로 가정하여 불량률을 산출할 수 있다.
일 실시예에서, 통상 전압(Vtyp)은 대상 회로가 동작하는 일반적인 전압으로서, 최대 전압(Vmax)보다 낮은 값일 수 있다. 또한, 도 3에 도시된 바와 같이, 통상 전압(Vtyp)은 미리 설정된 고정된 전압(fixed voltage)일 수 있다.
따라서, 저 위험 트랜지스터에 대해서는 도 4와 같은 동작 전압의 파형을 산출하지 않고, 통상 전압(Vtyp)에 기초하여 불량률을 산출함으로써, 불량율 산출하는데 소요되는 시간이 고위험 트랜지스터에 비하여 줄어들 수 있다.
S220 단계 내지 S260 단계는 대상 회로에 포함되는 모든 트랜지스터에 대하여 수행될 수 있다. 설명의 편의를 위하여 대상 회로에 포함되는 트랜지스터의 수를 N(2이상의 자연수)이라 가정한다.
대상 회로에 포함되는 트랜지스터의 수가 N인 경우, 각 트랜지스터에 대하여 고위험 트랜지스터인지 저위험 트랜지스터인지 분류할 수 있다. N개의 트랜지스터들 중 고위험 트랜지스터의 수는 P라고 하고, 저위험 트랜지스터의 수는 N-P라고 가정한다.
이 경우, N개의 트랜지스터들의 총 불량률(Ftotal), 즉 대상회로의 불량률은 다음과 같은 수학식 1에 의해 산출될 수 있다.
Figure 112016006723234-pat00006
여기서, Ftr ,j 는 N개의 트랜지스터들 중 j번째 트랜지스터의 불량률을 의미하고, Ftr ,k 는 P개의 고위험 트랜지스터들 중 k번째 고위험 트랜지스터의 불량률을 의미하며, Ftr ,total 은 (N-P)개의 저위험 트랜지스터들의 총 불량률을 의미한다.
Ftr ,total 은 (N-P)개의 저위험 트랜지스터들 각각의 불량률을 누적하여 산출될 수 있다.
대상회로의 불량률을 포함한 시뮬레이션 결과는 파일 형태로 출력될 수 있다(S270).
도 6은 본 발명의 실시예에 따른 불량률 예측 방법을 나타내는 플로우차트이다. 도 6의 실시예에서도, TDDB 불량률(failure rate)를 예측하는 방법을 나타내나, 본 발명의 실시예가 이에 한정되는 것은 아니며, 다른 불량률(예컨대, HCI 불량률, BTI 불량율 등)을 예측하는 방법에도 적용될 수 있다.
도 6의 불량률 예측 방법은 후술할 불량률 예측 장치에 의해 수행될 수 있다. 도 6의 불량률 예측 방법은 도 2의 불량률 예측 방법과 유사하므로, 설명의 중복을 피하기 위하여, 도 2에서 상술된 설명은 생략한다.
도 6을 참조하면, 먼저 동작 온도(
Figure 112016006723234-pat00007
)를 산출한다(S310). 동작 온도(
Figure 112016006723234-pat00008
)는 상술한 바와 같이, 회로 넷리스트의 회로 동작 조건으로부터 추출 가능하다. 회로 넷리스트는 미리 정의된 포맷의 파일 형태로 불량률 예측 장치에 입력되거나 저장될 수 있다. 동작 온도(
Figure 112016006723234-pat00009
)는 대상 회로의 모든 트랜지스터에 동일하게 적용될 수 있다.
실시예에 따라, S320 단계 이전에 대상 트랜지스터를 식별하기 위한 변수 j가 1로 초기화될 수 있다.
첫 번째 트랜지스터(j=1)를 대상으로 트랜지스터의 면적(area,
Figure 112016006723234-pat00010
) 및 트랜지스터 타입(type)을 산출한다(S320). 이 단계는 S220 단계와 동일하므로, 설명의 중복을 피하기 위하여, 상세한 설명은 생략된다.
트랜지스터의 동작 전압(Vuse)을 최대 전압(Vmax)으로 설정하여, 최악의 경우의 해당 트랜지스터의 불량률(즉, 최대 불량률)(Ftr)을 산출한다(S330).
S330 단계에서 산출된 트랜지스터의 최대 불량률(Ftr)을 제1 기준 불량률(Ftarget) 과 비교한다(S340).
비교 결과, 최대 불량률(Ftr)이 제1 기준 불량률(Ftarget) 보다 낮으면(S340에서 YES인 경우), 해당 트랜지스터는 저위험 트랜지스터로 판정된다.
이에 따라, 해당 트랜지스터의 동작 전압(Vuse)을 통상 전압(Vtyp)으로 설정하여, 해당 트랜지스터의 통상 불량률(Ftr)을 산출한다(S360).
다음으로, 산출된 통상 불량률(Ftr)을 누적한다(S370).
한편, S340 단계에서의 비교 결과, 최대 불량률(Ftr)이 제1 기준 불량률(Ftarget)보다 낮지 않으면(S340에서 NO인 경우), 해당 트랜지스터는 고위험 트랜지스터로 판정된다.
이에 따라, 해당 트랜지스터의 동작 전압(Vuse)을 특정 주기(Tp)동안 매 미소 시간(Δt) 마다 산출하기 위한 필요한 설정을 한다(S350). 일 실시예에 따라, S350 단계에서는, 트랜지스터의 동작 전압(Vuse)의 파형을 산출하기 위한 명령들을 설정할 수 있다. 예컨대, 일 실시예에 따르면, 불량률 예측 장치는 상기 설정된 명령들을 해석하여 고위험 트랜지스터의 동작 전압(Vuse)의 파형을 산출하고, 산출된 동작 전압(Vuse)의 파형을 이용하여 고위험 트랜지스터의 불량률이 산출될 수 있다.
실시예에 따라, S350 단계에서, 도 4에 도시된 바와 같이, 시간에 따른 동작 전압(Vuse)의 파형을 산출할 수 있다(S350).
미소시간마다 산출된 복수의 동작 전압들에 기초하여 해당 트랜지스터의 불량률을 산출할 수 있다(S350)
S370 단계와 유사하게, 고위험 트랜지스터의 불량률끼리 누적될 수 있다.
다음으로, 대상 회로 내의 모든 트랜지스터에 대하여 불량률이 산출되었는지 판단한다(S380). 실시예에 따라, j를 대상 회로 내에 포함된 트랜지스터의 수인 N(2이상의 자연수)과 비교함으로써, 대상 회로 내의 모든 트랜지스터에 대하여 불량률이 산출되었는지 판단될 수 있다.
판단 결과, 아직 대상 트랜지스터가 남아 있다면(S380에서 NO인 경우), j를 1 증가시킨 후(S355), S320 단계부터 반복 수행할 수 있다.
즉, 대상 회로 내의 모든 트랜지스터에 대하여 불량률이 산출될 때까지, S320 내지 S380 단계가 반복 수행될 수 있다.
대상 회로 내의 모든 트랜지스터에 대하여 불량률이 산출되면, 상술한 수학식 1에 의하여, 대상회로의 불량률, 즉 총 불량률(Ftotal)이 산출될 수 있다.
도 7은 본 발명의 실시예에 따른 불량률 예측 방법을 나타내는 플로우차트이다. 도 7의 불량률 예측 방법은 후술할 불량률 예측 장치에 의해 수행될 수 있다. 도 7의 불량률 예측 방법은 도 2의 불량률 예측 방법과 유사하므로, 설명의 중복을 피하기 위하여, 차이점 위주로 기술한다.
도 2 및 도 7을 참조하면, 도 7의 불량률 예측 방법은 도 2에 도시된 불량률 예측 방법에 비하여, 고위험 트랜지스터의 동작 전압(Vuse)의 파형을 산출하기 위한 명령어 파일을 설정하는 단계(S245)를 더 포함할 수 있다.
실시예에 따라, 불량률 예측 장치(도 8의 1)는 둘 이상의 시뮬레이터를 이용하여 대상 회로의 불량률(Ftotal)을 산출할 수 있다.
예컨대, 둘 이상의 시뮬레이터는 대상 회로의 각 트랜지스터를 저위험 트랜지스터와 고위험 트랜지스터로 분류하는 제1 시뮬레이터와 동작 전압(Vuse)의 파형을 산출하여 불량률을 산출하는 제2 시뮬레이터를 포함할 수 있다.
제1 시뮬레이터는 S210 내지 S240 단계를 수행하여, 대상 회로의 각 트랜지스터를 저위험 트랜지스터와 고위험 트랜지스터로 분류할 수 있다.
그리고, 제1 시뮬레이터는 고위험 트랜지스터로 분류된 트랜지스터들의 동작 전압(Vuse)의 파형을 산출하기 위한 명령어 파일을 생성할 수 있다(S245). 명령어 파일은 고위험 트랜지스터로 분류된 트랜지스터들을 식별하기 위한 정보를 포함할 수 있다.
생성된 명령어 파일은 제2 시뮬레이터의 입력 파일로 사용될 수 있다.
즉, 제2 시뮬레이터는 명령어 파일에 기초하여 고위험 트랜지스터 각각에 대한 동작 전압(Vuse) 파형을 산출할 수 있다(S250).
아울러, 제2 시뮬레이터는 산출된 동작 전압(Vuse(t))을 이용하여 해당 고위험 트랜지스터의 불량률(예컨대, TDDB 불량률)(Ftr)을 산출할 수 있다(S260).
한편, 저 위험 트랜지스터에 대해서는, 고위험 트랜지스터와 달리, 도 3에 도시된 바와 같이, 특정 주기(Tp) 동안 통상 전압(Vtyp)이 게이트에 인가되는 것으로 가정하여 불량률이 산출될 수 있다.
N개의 트랜지스터들의 총 불량률(Ftotal), 즉 대상회로의 불량률은 상술한 수학식 1에 의해 산출될 수 있다.
도 8은 본 발명의 일 실시예에 따른 불량률 예측 장치를 나타내는 구성 블록도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 불량률 예측 장치(1)는 PC(personal computer), 태블릿 컴퓨터(tablet computer), 서버(server)와 같은 컴퓨터로 구현될 수 있다.
불량률 예측 장치(1)는 프로세서(processor, 10), 메모리(20), 디스플레이 장치(30) 및 사용자 인터페이스(40)를 포함할 수 있다.
프로세서(10)는, 불량률 예측 장치(1)의 전반적인 동작을 제어한다.
프로세서(10)는 메모리(20)에 저장된 프로그램들 및/또는 데이터를 처리 또는 실행할 수 있다. 예컨대, 프로세서(10)는 메모리(20)에 저장된 시뮬레이션 프로그램을 실행하여, 도 2 내지 도 7을 참조하여 상술한 본 발명의 실시예에 따른 반도체 집적 회로의 불량률 예측 방법을 수행할 수 있다.
이를 위하여 프로세서(10)는 또한 메모리(20)에 저장된 회로 넷리스트 파일을 읽어 시뮬레이션 프로그램의 입력으로 사용될 수 있도록 제어할 수 있다.
프로세서(10)는 실시예에 따라 멀티-코어 프로세서(multi-core processor)로 구현될 수 있다. 상기 멀티-코어 프로세서는 두 개 또는 그 이상의 독립적인 실질적인 프로세서들('코어들(cores)'이라고 불림)을 갖는 하나의 컴퓨팅 컴포넌트(computing component)이고, 상기 프로세서들 각각은 프로그램 명령들(program instructions)을 읽고 실행할 수 있다.
프로세서(10)는, 컨트롤러(controller), 마이크로 컨트롤러(microcontroller), 마이크로 프로세서(microprocessor), 마이크로 컴퓨터(microcomputer), 어플리케이션 프로세서 등으로도 불릴 수 있다. 프로세서(100)는 하드웨어(hardware) 또는 펌웨어(firmware), 소프트웨어, 또는 이들의 결합에 의해 구현될 수 있다.
메모리(20)는 본 발명의 실시예에 따른 반도체 집적 회로의 불량률 예측 방법을 수행하기 위한 프로그램(예컨대, 시뮬레이터) 및 데이터(예컨대, 회로 넷리스트)를 저장할 수 있다.
메모리(20)는 비휘발성 메모리, 휘발성 메모리 또는 이들의 조합으로 구성될 수 있다.
예컨대, 메모리(20)는 ROM(미도시), RAM(미도시), 및 저장 장치(미도시)를 포함할 수 있다.
ROM은 영구적인 프로그램들 및/또는 데이터를 저장할 수 있다. ROM은 EPROM(erasable programmable read-only memory) 또는 EEPROM(electrically erasable programmable read-only memory)으로 구현될 수 있다.
RAM은 프로그램들, 데이터, 또는 명령들(instructions)을 일시적으로 저장할 수 있다. 예컨대, 저장 장치에 저장된 프로그램들 및/또는 데이터는 프로세서(10)의 제어 또는 ROM에 저장된 부팅 코드(booting code)에 따라 RAM에 일시적으로 저장될 수 있다. RAM은 실시예에 따라 DRAM(dynamic RAM) 또는 SRAM(static RAM)으로 구현될 수 있다.
사용자 인터페이스(40)는 불량률 예측 장치(1)의 사용자가 불량률 예측 장치(1)와 인터페이스할 수 있도록 하는 장치이다. 예를 들어, 사용자 인터페이스(40)는 버튼, 키패드, 다이얼, 터치 스크린, 오디오 입력 인터페이스, 이미지/영상 입력 인터페이스, 센서 데이터 입력 인터페이스 등과 같은 각종의 입력 장치를 포함할 수 있다.
디스플레이 장치(30)는 프로세서(10)의 제어에 따라 이미지/영상 신호 등을 사용자에게 디스플레이할 수 있다. 디스플레이 장치(30)는 본 발명의 실시예에 따른 불량률 예측 방법의 수행 도중의 데이터 및/또는 수행 결과(예컨대, 시뮬레이션 결과)를 출력할 수 있다.
본 발명의 실시예에 따르면, 회로의 각 노드에 걸리는 동작 전압과 이를 이용한 신뢰성(수명, 예컨대, TDDB, Time Dependent Dielectric Breakdown) 및 불량률(ppm) 산출 시에, 시뮬레이션의 정확도를 떨어뜨리지 않으면서 수행 시간을 단축시킬 수 있다. TDDB 불량률의 경우, 회로 내에서 해당 트랜지스터의 게이트 옥사이드(Gate oxide) 면적이 클수록 불량률 가능성이 증가되기 때문에, 최악의 경우(worst-case)를 가정하여 최대 불량률을 산출하고, 산출된 최대 불량률에 기초하여 저 위험 트랜지스터를 필터링할 수 있다.
이에 따라, 고위험 트랜지스터를 중심으로 검증함으로써 시뮬레이션 수행시간을 단축할 수 있고 설계에 더욱 빠른 피드백을 줄 수 있어, 실제 회로를 제작하기 전 단계에서의 시간(예컨대, 설계 및 시뮬레이션 시간)을 줄일 수 있다.
따라서, 회로 설계 및 제작 비용을 절감할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1: 불량률 예측 장치
10: 프로세서(processor)
20: 메모리
30: 디스플레이 장치
40: 사용자 인터페이스

Claims (10)

  1. 반도체 집적 회로의 불량률 예측 방법에 있어서,
    상기 반도체 집적회로에 포함되는 복수의 트랜지스터들 각각의 연결 관계, 입력, 출력, 크기, 타입 및 동작 온도를 정의한 회로 넷리스트(회로 정의 데이터)를 수신하는 단계;
    상기 회로 넷리스트에 기초하여 상기 복수의 트랜지스터들 중 불량 가능성이 낮은 저 위험(low-risk) 트랜지스터들을 검출하여 필터링하는 단계;
    상기 복수의 트랜지스터들 중 상기 저 위험 트랜지스터들을 제외한 나머지 트랜지스터들인 고 위험 트랜지스터들에 대하여 불량률을 산출하는 단계; 및
    상기 고 위험 트랜지스터들의 불량률에 기초하여 상기 반도체 집적 회로의 총 불량률을 산출하는 단계를 포함하는 반도체 집적 회로의 불량률 예측 방법.
  2. 제1항에 있어서, 상기 저 위험(low-risk) 트랜지스터들을 검출하는 단계는
    상기 회로 넷리스트로부터 상기 복수의 트랜지스터들 중 제1 트랜지스터의 동작 온도를 추출하는 단계;
    상기 회로 넷리스트로부터 상기 제1 트랜지스터의 크기 및 타입을 추출하는 단계;
    상기 제1 트랜지스터의 동작 전압을 미리 정해진 최대 전압으로 설정하여 상기 제1 트랜지스터의 최대 불량률을 산출하는 단계; 및
    산출된 상기 제1 트랜지스터의 최대 불량률이 제1 기준 불량률 이하이면 상기 제1 트랜지스터를 상기 저 위험 트랜지스터로 판단하는 단계를 포함하는 반도체 집적 회로의 불량률 예측 방법.
  3. 제2항에 있어서, 상기 방법은
    상기 제1 트랜지스터의 동작 전압을 미리 정해진 통상 전압으로 설정하여 상기 제1 트랜지스터의 통상 불량률을 산출하는 단계; 및
    상기 제1 트랜지스터의 통상 불량률에 기초하여 상기 저 위험 트랜지스터의 불량률을 산출하는 단계를 더 포함하는 반도체 집적 회로의 불량률 예측 방법.
  4. 제3항에 있어서, 상기 제1 트랜지스터의 동작 전압은 상기 제1 트랜지스터의 게이트에 인가되는 전압이고,
    상기 통상 전압은 상기 최대 전압 보다 낮은 전압인 반도체 집적 회로의 불량률 예측 방법.
  5. 제1항에 있어서, 상기 고 위험 트랜지스터들에 대하여 불량률을 검출하는 단계는
    상기 고 위험 트랜지스터들 중 제1 고위험 트랜지스터의 동작 전압을 소정 주기 동안 복수 회 예측하는 단계; 및
    상기 복수 회 예측한 상기 제1 고위험 트랜지스터의 동작 전압들을 이용하여 상기 제1 고위험 트랜지스터의 불량률을 산출하는 단계를 포함하는 반도체 집적 회로의 불량률 예측 방법.
  6. 제5항에 있어서, 상기 제1 고위험 트랜지스터의 동작 전압을 소정 주기 동안 복수 회 예측하는 단계는
    상기 소정 주기 동안 미리 정해진 미소 시간(Δt) 마다, 상기 제1 고위험 트랜지스터의 타입에 따라 상기 제1 고위험 트랜지스터의 게이트에 걸리는 전압을 문턱 전압(Vth)과 비교하는 단계;
    상기 문턱 전압과의 비교 결과에 따라, 상기 제1 고위험 트랜지스터의 동작 상태를 결정하는 단계;
    상기 동작 상태에 따라, 상기 동작 전압을 결정하는 단계를 포함하는 반도체 집적 회로의 불량률 예측 방법.
  7. 제6항에 있어서, 상기 제1 고위험 트랜지스터의 불량률을 산출하는 단계는
    상기 미소 시간 마다 산출된 동작 전압을 이용하여 각 미소 시간에 해당하는 불량률 요소를 산출하는 단계; 및
    상기 각 미소 시간 마다의 불량률 요소를 이용하여 상기 제1 고위험 트랜지스터의 불량률을 산출하는 단계를 포함하는 반도체 집적 회로의 불량률 예측 방법.
  8. 제1항에 있어서, 상기 반도체 집적 회로의 총 불량률을 산출하는 단계는
    상기 저위험 트랜지스터들 각각의 동작 전압을 미리 정해진 고정 전압으로 설정하여 상기 저위험 트랜지스터들 각각의 불량률을 산출하는 단계;
    상기 고위험 트랜지스터들 각각에 대하여 시간에 따라 변하는 동작 전압의 파형을 산출하고, 상기 산출된 동작 전압의 파형에 기초하여 상기 고위험 트랜지스터들 각각의 불량률을 산출하는 단계; 및
    상기 저위험 트랜지스터들 각각의 불량률과 상기 고위험 트랜지스터들 각각의 불량률을 누적하는 단계를 포함하는 반도체 집적 회로의 불량률 예측 방법.
  9. 반도체 집적 회로의 불량률을 예측하는 장치에 있어서,
    상기 반도체 집적회로에 포함되는 복수의 트랜지스터들 각각의 연결 관계, 입력, 출력, 크기, 타입 및 동작 온도를 정의한 회로 넷리스트 및 프로그램 코드를 저장하는 메모리; 및
    상기 프로그램 코드를 실행하여, 상기 회로 넷리스트에 기초하여 상기 복수의 트랜지스터들 중 불량 가능성이 낮은 저 위험(low-risk) 트랜지스터들을 검출하고, 상기 복수의 트랜지스터들 중 상기 저 위험 트랜지스터들을 제외한 나머지 트랜지스터들인 고 위험 트랜지스터들에 대하여 불량률을 산출하는 프로세서를 포함하며,
    상기 프로세서는
    상기 복수의 트랜지스터들 각각에 대하여 동작 전압을 미리 정해진 제1 고정 전압으로 설정하여 상기 복수의 트랜지스터들 각각의 최대 불량률을 산출하고, 산출된 최대 불량률이 제1 기준 불량률 이하이면 해당 트랜지스터를 상기 저 위험 트랜지스터로 판단하는 반도체 집적 회로의 불량률 예측 장치.
  10. 제9항에 있어서, 상기 프로세서는
    상기 저 위험(low-risk) 트랜지스터들 각각에 대하여 상기 동작 전압을 미리 정해진 제2 고정 전압으로 설정하여 상기 저위험 트랜지스터들 각각의 불량률을 산출하고,
    상기 고 위험 트랜지스터들 각각에 대하여 시간에 따라 변하는 동작 전압의 파형을 산출하고, 상기 산출된 동작 전압의 파형에 기초하여 상기 고위험 트랜지스터들 각각의 불량률을 산출하는 반도체 집적 회로의 불량률 예측 장치.
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