KR102087441B1 - 웨이퍼 레벨 신뢰도 강화방법 - Google Patents
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Abstract
본 발명은 웨이퍼 레벨 신뢰도(WLR) 강화방법에 관한 것으로, 개시된 구성은 HCI(Hot Carrier Injection)를 평가하는 단계; NBTI(Negative Bias Temperature Instability)를 평가하는 단계; 서브- HCI(Substrate Hot Carrier Injection)를 평가하는 단계; HEIP(Hot Electron Induced PunchThrough)를 평가하는 단계; GOI (Gate Oxide Integrity) 및 TDDB (Time Dependent Dielectric Breakdown)를 평가하여 게이트 산화막 특성(gate oxide quality)을 평가하는 단계; 및 EM (Electron - Migration)를 평가하여 금속배선 특성을 평가하는 단계를 포함하여 구성된다.
Description
본 발명은 반도체소자의 웨이퍼 레벨 신뢰도(Wafer Level Reliability; 이하 WLR이라 약칭함)에 관한 것으로서, 보다 상세하게는 제품 레벨의 신뢰도(Product Level Reliability; 이하 PLR이라 약칭함)와 연계된 웨이퍼 레벨 신뢰도(WLR) 평가를 강화함으로써, 종래의 제품 평가에서의 신뢰도 불량 문제인 "오프셋 불량 (Offset Fail)" 등의 문제를 사전 웨이퍼 레벨 신뢰도(WLR) 평가 단계에서 검출 (Filtering)이 가능하도록 함으로써, 모든 반도체소자 개발의 안정된 수준 확보 및 제품 불량률을 최소화할 수 있는 웨이퍼 레벨 신뢰도 강화방법에 관한 것이다.
종래 전세계 표준(global standard)인 웨이퍼 레벨 신뢰도(WLR) 평가의 주요 항목은, 도 1에 도시된 바와 같이, NMOS인 경우에 이용하는 핫캐리어 주입(Hot Carrier Injection; 이하 HCI라 약칭함)(12)와 PMOS인 경우에 이용하는 NBTI (Negative Bias Temperature Instability)(14)로 구성된 소자 특성 평가 항목(10)과, GOI(Gate Oxide Integrity)(22) 및 TDDB(Time Dependent Dielectric Breakdown)(24)로 구성된 게이트 산화막 특성(gate oxide quality) 평가 항목(20)과, EM(Electron - Migration) (32)으로 구성된 금속배선 특성 평가 항목(30)을 포함하고 있다.
이러한 종래 방법을 적용하여 반도체소자에 대한 신뢰도 수명(L/T; Life time) 설계 요구(specification requirement)를 통과하더라도, 해당 소자가 제품 레벨에서의 신뢰도 평가인 제품 레벨 신뢰도(PLR; Product Level Reliability), 즉, 약 80 도 이상의 고온(예, 125C)에서 HTOL (High Temperature Operating Lifetime) 평가를 진행하게 되면, 소자 특성 열화와 연계된 불량인 오프셋 쉬프트(Offset Shift) 불량이 발생하는 문제가 있고, 이러한 소자 특성과 연계된 불량을 종래의 표준화된 웨이퍼 레벨 신뢰도(WLR) 평가 방식으로는 사전 검출이 불가능한 문제점이 있다.
즉, 제품 레벨 신뢰도(PLR) 평가에서의 문턱 전압(Vth; Threshold Voltage) 변동 (shift)와 연계된 오프셋 쉬프트(Offset Shift)의 불량인 경우는 사전 소자 특성 평가인 웨이퍼 레벨 신뢰도(WLR) 평가 방식(즉, 종래의 HCI 결과)과 연계성이 낮기 때문에 소자 단계에서의 신뢰도 평가가 통과되더라도, 후속 제품 단계에서 문턱전압 변동과 연계된 신뢰도 평가 불량이 다량 발생하는 문제점이 존재하게 되므로, 사전 웨이퍼 레벨 신뢰도(WLR) 단계에서 제품 레벨 신뢰도(PLR)와 연계된 검출이 가능한 새로운 웨이퍼 레벨 신뢰도(WLR) 항목의 필요성이 절실히 요구되는 실정이다.
종래의 HCI 평가(12)는 이동도(mobility)가 정공(hole)에 비해 높은 전자가 주요 캐리어(majority carrier)인 NMOS 소자에 대해서만 수평 전계(horizontal Field)에 기인하는 DAHC(Drain Induced Avalanche Hot Carrier)로 유기된 전자(electron)가 게이트 바이어스(gate bias) 및 드레인 계면의 게이트 산화막 (gate oxide layer) 내부로 트랩(trap)되면서 문턱 전압(Vth)의 증가를 야기하게 되고, 이로 인해 소자 열화를 검출하는 HCI 평가를 진행하고, 설계(specification) 기준의 통과(Pass) 및 불량(Fail) 판정을 진행하고 있다.
그러나, 종래기술은 PMOS 소자의 HCI 정규 특성을 평가하지는 않지만, 극박막절연층(예, 30Å이하 정도)의 얇은 게이트 산화막(gate oxide) 및 단 채널(short channel) 소자의 경우에, 소자 특성 열화에 정공(hole)의 영향도가 커지기 때문에 PMOS 소자에 대한 평가가 필요하고, 특히 단 채널인 경우에 채널 전체 영역에서의 캐리어 트랩(carrier trap)이 제품의 문턱전압 변동에 영향을 미치고 있다는 것의 중요성이 높아지고 있지만, 종래의 웨이퍼 레벨 신뢰도(WLR) 평가 방식에서는 이 부분을 대부분 고려하고 있지 않다.
또한, 종래의 PMOS 소자에 대한 웨이퍼 레벨 신뢰도(WLR) 방식은 NBTI (Negative Bias Temperature Instability)(14)로 고온에서 게이트 산화막의 특성 (quality)을 평가하기 위한 항목으로 일반적으로 산화막(oxide) 내부에 있는 캐리어 트랩 사이트(carrier trap site)는, 잘 알려진 바와 같이, Qit(interface trap charge), Qot(oxide trap charge), Qm(mobile charge), Qf(fixed charge)가 있는데, 이 중에 실리콘과 산화막 계면(oxide interface)에 있는 트랩 사이트(trap side)인 Qit 및 Qf에 트랩된 정공(hole) 및 수소(hydrogen)가 산화막(oxide) 내부로 확산되면서 전체적인 문턱전압(Vth, Threshold Voltage)의 상승을 일으키는 불량을 야기하여 소자 특성을 열화시킨다.
따라서, 이것을 검출하고 보증하는 항목이나, 이후 제품 레벨 신뢰도 평가에서의 문턱전압(Vth)의 불량의 경우는 단순한 게이트 산화막(gate oxide)과 실리콘 (silicon) 사이에서의 문턱전압(Vth) 변화만을 평가해서는 소자의 충분한 문턱전압의 불량에 대한 사전 검출이 불가능하고, 특히 소자 절연(Transistor Isolation) 특성 확보를 위해 만들어주는 얕은 트렌치 격리(STI; shallow tranch isolation)와 실리콘 벌크(silicon bulk) 사이에 물질 스트레스(material stress) 완화용으로 적용한 선형 실리콘 질화막(nitride thin film)은 결함 사이트(defect site)가 다량 존재하기 때문에, 이곳에 핫 캐리어(hot carrier)가 다량 트랩되어 PMOS의 문턱전압(Vth)의 감소를 유발할 수 있게 되고, 이로 인해 소자 및 제품의 특성 열화를 유발하는 문제가 있다.
그러나, 종래의 PMOS 소자의 웨이퍼 레벨 신뢰도(WLR) 평가 항목인 NBTI만으로 평가하면 이러한 불량을 검출하는 것이 불가능하게 된다.
이에 본 발명은 상기 종래기술의 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 후속 제품 레벨 신뢰도(PLR)와 연계된 항목인 저 전압 PMOS 소자의 경우에 PMOS HCI, 고 전압 NMOS 소자인 경우에 벌크 농도에 따른 수직 전계(Vertical Field) 특성을 평가하는 서브(Sub) HCI 항목을 평가하여, 후속 오프셋전압 이동(Offset Voltage Shift) 불량을 사전에 검출 가능한 웨이퍼 레벨 신뢰도 강화방법을 제공함에 있다.
또한, 본 발명의 다른 목적은 고전압(High Voltage) PMOS 소자의 경우에 HEIP(Hot Electron Induced Punch Through) 항목을 추가하여 평가함으로써, 고전압 PMOS 소자의 격리 부위와 실리콘 벌크(silicon bulk) 사이에 존재하는 스트레스 완화 박막층인 선형 실리콘 질화막에서의 전자 트랩에 기인된 문턱전압의 감소 문제를 사전에 검출할 수 있는 웨이퍼 레벨 신뢰도 강화방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 웨이퍼 레벨 신뢰도 강화방법은, HCI(Hot Carrier Injection)를 평가하는 단계; NBTI(Negative Bias Temperature Instability)를 평가하는 단계; 서브- HCI(Substrate Hot Carrier Injection)를 평가하는 단계; HEIP(Hot Electron Induced PunchThrough)를 평가하는 단계; GOI (Gate Oxide Integrity) 및 TDDB (Time Dependent Dielectric Breakdown)를 평가하여 게이트 산화막 특성(gate oxide quality)을 평가하는 단계; 및 EM (Electron - Migration)를 평가하여 금속배선 특성을 평가하는 단계;를 포함하여 구성되는 것을 특징으로 한다.
본 발명에 따른 웨이퍼 레벨 신뢰도 강화방법에 따르면 다음과 같은 효과들이 있다.
본 발명에 따른 웨이퍼 레벨 신뢰도 강화방법에 따르면, 후속 제품 레벨 신뢰도(PLR)와 연계된 항목인 저 전압 PMOS 소자의 경우에 PMOS HCI, 고 전압 NMOS 소자인 경우에 벌크 농도에 따른 수직 전계(Vertical Field) 특성을 평가하는 서브(Sub) HCI 항목을 평가함으로써, 후속 오프셋전압이동(Offset Voltage Shift) 불량을 사전에 검출 가능하다.
또한, 본 발명에 따른 웨이퍼 레벨 신뢰도 강화방법에 따르면, 고전압 (HV) PMOS 소자의 경우에 HEIP(Hot Electron Induced Punch Through) 및 CHC (Channel Hot Carrier) 항목을 추가하여 평가함으로써, 고전압 PMOS 소자의 격리 부위와 실리콘 벌크(silicon bulk) 사이에 존재하는 스트레스 완화 박막층인 선형 실리콘 질화막의 전자 트랩에 기인된 문턱전압의 감소 문제를 사전에 검출할 수 있다.
도 1은 종래기술에 따른 웨이퍼 레벨 신뢰도(WLR) 강화방법을 설명하기 위한 웨이퍼 레벨 신뢰도 평가 방법 흐름도이다.
도 2는 본 발명에 따른 웨이퍼 레벨 신뢰도 강화방법을 설명하기 위한 웨이퍼 레벨 신뢰도 평가 흐름도이다.
도 3은 본 발명에 따른 웨이퍼 레벨 신뢰도 강화방법에 있어서, PMOS 소자의 HCI 특성에 따른 수명(lifetime) 변화를 나타내는 그래프들이다.
도 4는 본 발명에 따른 웨이퍼 레벨 신뢰도 강화방법에 있어서, 기판 (substrate) HCI 항목 평가에서 스트레스 시간(stress time)에 따른 문턱전압 변동(△Vth)의 변화를 나타낸 그래프들이다.
도 2는 본 발명에 따른 웨이퍼 레벨 신뢰도 강화방법을 설명하기 위한 웨이퍼 레벨 신뢰도 평가 흐름도이다.
도 3은 본 발명에 따른 웨이퍼 레벨 신뢰도 강화방법에 있어서, PMOS 소자의 HCI 특성에 따른 수명(lifetime) 변화를 나타내는 그래프들이다.
도 4는 본 발명에 따른 웨이퍼 레벨 신뢰도 강화방법에 있어서, 기판 (substrate) HCI 항목 평가에서 스트레스 시간(stress time)에 따른 문턱전압 변동(△Vth)의 변화를 나타낸 그래프들이다.
이하, 본 발명의 바람직한 실시 예에 따른 웨이퍼 레벨 신뢰도 검출 강화방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 웨이퍼 레벨 신뢰도 검출 강화방법을 설명하기 위한 웨이퍼 레벨 신뢰도 평가 흐름도이다.
도 3은 본 발명에 따른 웨이퍼 레벨 신뢰도 강화방법에 있어서, PMOS 소자의 HCI 특성에 따른 수명(lifetime) 변화를 나타내는 그래프들이다.
도 4는 본 발명에 따른 웨이퍼 레벨 신뢰도 강화방법에 있어서, 기판 (substrate) HCI 항목 평가에서 스트레스 시간(stress time)에 따른 문턱전압 변동(△Vth)의 변화를 나타낸 그래프들이다.
본 발명에 따른 웨이퍼 레벨 신뢰도 검출 강화 방법은, 도 2에 도시된 바와 같이, NMOS인 경우에 이용하는 HCI(Hot Carrier Injection)(111)와, PMOS인 경우에 이용하는 NBTI(Negative Bias Temperature Instability)(112), 저전압(Low Voltage) PMOS 소자인 경우에 이용하는 HCI(Hot Carrier Injection)(113)와, 고전압 NMOS 소자인 경우에 이용하는 서브 HCI(Substrate Hot Carrier Injection)(114)와, PMOS소자인 경우에 이용하는 HEIP(Hot Electron Induced Punch Through)(115) 및 CHC(Channel Hot Carrier)(116)로 구성된 소자 특성 평가 항목(110)과; GOI (Gate Oxide Integrity)(122) 및 TDDB (Time Dependent Dielectric Breakdown) (124)로 구성된 게이트 산화막 특성(gate oxide quality) 평가 항목(120)과; EM (Electron - Migration)(132)으로 구성된 금속배선 특성 평가 항목(130)을 포함하여 구성된다.
여기서, 동작전압이 1∼5 V의 저 전압(low voltage) PMOS소자의 경우에, 핫 캐리어(Hot Carrier)에 의한 소자 특성 열화가 소자에 미치는 영향을 웨이퍼 레벨 신뢰도(Wafer Level Reliability) 단계에서부터 검출하기 위해, 종래에는 단지 NMOS 소자에 대해서만 평가를 실시하였으나, 게이트 산화막의 두께가 얇아지고, 특히 FN 터널링 (Tunneling) 효과에 대한 마진을 높이기 위해 적용하는 질소 (nitride)가 투입된 실리콘 질화막, NO (Nitride oxide) 필름의 경우 및 채널 길이가 작아 질수록 유효 채널길이(Leff; Effective Channel Length) 전체에 걸쳐 이동도(mobility)가 낮은 정공(hole)을 주요 캐리어(Majority Carrier)로 갖는 PMOS 소자의 경우는 게이트 산화막 전체 부분에 트랩된 정공(hole)에 의해 문턱전압 변동(Threshold Voltage Shift) 문제를 야기하게 되므로, 이러한 후속 제품 레벨에서의 오프셋전압 이동(Offset Voltage Shift) 불량 문제를 사전에 검출하기 위해, 저 전압(Low Voltage) PMOS 소자에 대한 PMOS HCI 평가 항목(113)을 추가한다.
또한, 동작전압이 10 ∼40 V인 고 전압(High Voltage) NMOS 소자의 경우, 종래에는 핫캐리어 (Hot Carrier)에 의한 문턱전압 변동(Vth shift) 특성 평가를 단순히 DAHC(Drain Induced Avalanche Hot Carrier)를 유발하는 게이트 채널(gate channel)에서의 수평 전계(Horizontal Field) 방향에 기인하여 생성된 전자 - 정공 쌍 (Electron - Hole Pair) 중 이동도(Mobility)가 높은 전자(electron)가 게이트(gate)와 드레인(drain) 사이의 게이트 산화막(gate oxide) 내부에 트랩되어 문턱전압 변동(Vth shift) 문제를 유발하는 것만을 확인하는 수준이었으나, 실제 제품 단계에서의 문턱전압 변동에 의한 불량인 오프셋전압 변동(Offset Voltage Shift)의 경우는 실리콘 벌크(silicon bulk) 농도에 따른 게이트(gate)와 실리콘(silicon) 간의 수직 전계(vertical field)에 기인하여 전자(electron)가 게이트 산화막(gate oxide) 전면에 트랩되어 문턱전압 변동(Threshold Voltage shift) 문제를 유발하기 때문에, 이러한 불량을 사전에 검출하기 위하여, 서브(Sub) - HCI 평가 항목(114)을 추가로 평가함으로써, 트랜지스터의 수직 전계(vertical field)에 기인된 문턱전압 변동(Threshold Voltage shift) 불량을 사전에 실시하는 웨이퍼 레벨 신뢰도(WLR) 평가 단계에서 검출한다.
그리고, 고 전압(High Voltage) PMOS 소자의 경우, 종래에는 게이트 산화막 특성을 평가하기 위해 NBTI(Negative Bias Temperature Instability) 항목, 즉 고온에서 네거티브 바이어스(Negative Bias)를 게이트에 걸어 주어 실리콘에서 게이트 산화막 내부로 유입된 정공(hole)이 게이트 산화막 내부로 트랩 됨으로써, 전압 상승을 야기시키는 것을 검출하는 것에 불과한 것으로, 격리 층(Isolation layer)인 얕은 트렌치(STI; Shallow Trench Isolation)와 벌크 실리콘(Bulk Silicon) 사이에 핫 캐리어(Hot Carrier)에 기인된 문턱전압 변동 불량 문제를 사전에 검출할 수 있는 항목은 없었기 때문에, 본 발명에서는 웨이퍼 레벨 신뢰도(WLR) 평가 단계에서 HEIP(Hot Electron Induced PunchThrough) 평가 항목(115) 및 CHC(Channnel Hot Carrier) 평가 항목(116)을 추가함으로써 실리콘 질화막(silicon nitride layer)에 트랩되는 전자에 기인한 문턱 전압의 하향(lowering) 문제를 웨이퍼 레벨 신뢰도(WLR) 평가 단계에서 검출 가능하게 된다.
이러한 웨이퍼 레벨 신뢰도(WLR) 평가 단계에서 저 전압(Low Voltage) PMOS 소자에 대한 PMOS HCI 평가 항목(113)과, 서브(Sub) - HCI 평가 항목(114) 및, HEIP(Hot Electron Induced PunchThrough) (115) 및 CHC(Channnel Hot Carrier) (116) 평가 항목을 추가한 본 발명에 따른 웨이퍼 레벨 신뢰도를 검출하는 과정에 대해 구체적으로 설명하면 다음과 같다.
본 발명에 따른 웨이퍼 레벨 신뢰도 검출 강화방법에서의 PMOS HCI 평가 항목(113)의 경우에, 주요 캐리어(Majority Carrier)는 정공(hole)이므로, 종래의 NMOS HCI 평가시에, 게이트 전압(Vg)과 드레인 전압(Vd) 조건, 예를 들어 Vg=Gm, max(Gm은 Transconductance임), Vop×1.1<Vd 스트레스 < Vsnapback × 0.85과는 상이하게 Gate와 Drain 전압을 동일 또는 유사하게 설정(예, Vg=Vd , 단, Vd 스트레스 = Vop, max ×1.1)하여 일정 시간(예, 10,000 초(sec))까지 스트레스에 따른 Ids(Drain Saturation Current)의 10%변화 경향을 산출한 이후 동작 전압(Vop)의 x1.1배 전압(1.1Vop)에서의 Degradation Time을 선형 Fitting하여 HCI 수명(L/T; Life Time)을 평가하는 것으로 한다. 이때, PMOS HCI의 경우에 Gate와 Drain 전압을 동일하거나 유사(예,Vg=Vd=Vop, Vs=Vb= 0V) 하고, 신뢰도 수명(L/T) 판정 기준은 NMOS 와 동일한 기준(약 0.2 년 이상)으로 한다. 여기서 Vb는 기판에 걸어주는 벌크 전압이고, Vs는 소드영역에 걸어주는 전압이다.
따라서, PMOS 소자의 경우, NMOS 소자에 비해 게이트 전류(gate current)가 크고, 게이트 전압에 의한 수직 전계 영향을 많이 받으므로 Gate 전압과 Drain전압을 동일 또는 유사 조건(예, Vg=Vd 조건)으로 평가하는 것이 바람직하다.
또한, 본 발명에 따른 웨이퍼 레벨 신뢰도 검출 강화방법에서의 고 전압 (High Voltage) NMOS 소자의 경우, 실리콘 벌크(silicon bulk) 농도에 따른 게이트 (gate)에서 실리콘(silicon) 쪽으로 걸리는 수직 전계로 인해 게이트 산화막(gate oxide) 내부로의 전자 캐리어(electron carrier)의 트랩에 따른 문턱전압 변동(Vth shift) 경향을 웨이퍼 레벨 신뢰도(WLR) 단계에서 평가 검출함으로써 제품 레벨 신뢰도(PLR; Product Level Reliability)인 HTOL(High Temperature Operating Lifetime)에서의 오프셋 전압 변동(Offset Voltage Shift) 불량을 사전에 검출 가능하게 된다.
즉, 종래 기술에서의 NMOS HCI 평가 항목의 경우에는, 수평 전계에 의한 DAHC; Drain Induced Avalanche Hot Carrier)에 기인된 전자(electron) 및 정공 (hole) 쌍(pair)의 생성으로 전자(electron)가 정전압(positive voltage)이 인가된 게이트(gate)에 의해, 게이트 폴리실리콘 및 게이트 산화막 내로 이동할 때, 게이트 산화막 내부에 트랩된 캐리어에 의해 소자가 저하(degradation)되는 것을 검출하였지만, 본 발명에서는 종래의 DAHC(Drain Induced Avalanche Hot Carrier) 이외에 CHC(Channel Hot Carrier)에 기인된 기판 농도에 따른 수직 전계로 인한 캐리어 트랩 유발 및 문턱전압 변동(Vth shift, Threshold Voltage Shift)를 검출하는 서브 HCI(Sub HCI) 평가 항목(114)을 추가함으로써 후속 제품 레벨 신뢰도(PLR)의 오프셋 전압 변동 불량에 대해 웨이퍼 레벨 신뢰도 (WLR)를 강화시킬 수 있다. 특히, 본 발명은 실리콘 기판 (silicon substrate)의 벌크 농도를 낮춤으로써 수직 전계에 기인된 전자 트랩이 완화되어, 제품 레벨 신뢰도(PLR) 평가 후에 오프셋 전압 변동 불량을 개선시키는 것이 가능하게 된다.
그리고, 본 발명에 따른 웨이퍼 레벨 신뢰도 검출 강화방법에서의 고 전압(High Voltage) PMOS 소자의 경우는, 종래 기술에서의 NBTI (Negative Bias Temperature Instability)에 의한 트랜지스터의 게이트 채널 부위에의 게이트 산화막 영역에 트랩된 정공(hole) 때문에, 문턱전압 변동(Threshold Voltage shift) 정도만을 검증할 수 있던 것에 비해, 본 발명에서의 HEIP(Hot Electron Induced Punch-Through) (115) 및 CHC 평가 항목(116)을 추가함으로써, 격리 층(isolation layer)인 얕은 트렌치(STI; Shallow Trench Isolation)와 실리콘 벌크(Silicon Bulk) 사이의 스트레스 완화 목적으로 적용한 얇은 실리콘 질화막 필름인 선형 실리콘 질화막(liner nitride)에서의 전자 트랩(electron trap) 때문에 제품 레벨 신뢰도 (PLR)인 HTOL(High Temperature Operating Lifetime)에서 문턱전압 변동(Vth shift)에 기인한 불량인 오프셋 전압 변동 불량을 유발하는 문턱 전압 하향 (Lowering) 문제를 웨이퍼 레벨 신뢰도(WLR) 평가 단계에서 사전 검출이 가능하게 된다.
따라서, 본 발명의 동작은 기존의 NBTI 평가 방식과 동일한 웨이퍼 레벨 신뢰도(WLR) 평가 방식으로 평가하되 문턱전압 변동을 유발하는 캐리어는 NBTI가 정공(hole)인데 비해, HEIP인 경우는 문턱전압 변동을 유발하는 캐리어가 전자이기 때문에 문턱 전압 변동(Vth Voltage shift)은 네거티브(negative)로 변하게 되는데, 이때 판단 기준은 기준 대비 일정 변화율(예, 약 10% 변화된 네거티브 또는 포지티브 전압 변동)를 불량 임계치 (failure criteria) 기준으로 하며, 스트레스 시간(stress time)은 일정 시간(예, 약 5120 초(sec))를 기준으로 한다.
반도체 기판에 소자 분리를 위해 트렌치가 형성되고, 트렌치 내부 표면에 측벽 산화막(107)을 형성한다. 이어서, 상기 측벽 산화막을 포함한 트렌치 및 반도체기판(101) 표면에 실리콘 질화막을 형성한다. 이때, 질화막 증착은 LPCVD 방법으로 증착하며, 인장응력(tensile stress)을 갖는 막이 형성되도록 한다. 인장 응력을 갖는 이유는 LPCVD 증착 조건 때문에 발생한다. 증착되는 두께는 50-200 A 이다. 이후 HDPCVD 산화막 등의 갭필 절연막으로 트렌치를 채우게 된다. 즉, 기존의 산화막(oxide) 및 실리콘(silicon)의 물질 스트레스 편차를 완화하기 위해 적용된 얇은 실리콘 질화막이 불완전 질화막(Si3Nx, x=1∼4)이기 때문에, 이곳에 트랩된 전자에 의해 PMOS 소자의 문턱전압(Vth)의 하향(lowering) 문제가 발생하는데 HEIP 평가 결과 확인 후 측벽 산화막(sidewall oxide) 두께를 예를 들어 200Å에서 400Å로 증가시킴으로써 문턱 전압 변동 불량이 개선된다.
따라서, 웨이퍼 레벨 신뢰도(WLR) 항목에서 HEIP(Hot Electron Induced Punch Through) 평가 항목을 추가함으로써 웨이퍼 레벨 신뢰도(WLR)를 강화시킬 수 있다.
전술한 바와 같이, 저 전압 PMOS 소자에 대한 HCI(Hot Carrier Injection) 를 실시함으로써, 저 전압(low voltage) PMOS 소자의 경우, 종래의 HCI 수명(L/T; LifeTime)은 저 전압 및 채널 길이가 단 채널인 코어 셀 트랜지스터(core cell transistor)인 경우에 더욱 열악함을 실험 결과치를 통해 알 수 있다.
도 3에 도시된 바와 같이, 기존의 NMOS HCI보다도 추가로 실시하는 PMOS HCI가 약 1.2 V의 저전압(low voltage) 및 단채널(코어 셀인 경우) 트랜지스터에서는 더욱 수명(lifetime)이 열악한 것을 알 수 있으며, (a) 1.2V 및 (b) 2.5V의 모든 저전압 트랜지스터에서, 종래의 DAHC(Drain Avalanche Hot Carrier)보다 CHC (Channel Hot Carrier)에 기인된 수명(Lifetime)이 더욱 열악한 것을 알 수 있기 때문에, 본 발명은 저전압 소자 및 단채널 PMOS소자에 대해, PMOS HCI 평가 항목 (113)를 추가함으로써 종래의 웨이퍼 레벨 신뢰도(WLR) 평가를 강화시킬 수 있다.
또한, 고전압(High Voltage) NMOS 소자에 대한 기판(substrate) HCI 를 실시함으로써, 기판 전계(substrate E-field)로 가속된 캐리어(carrier)는 실리콘/산화막 (Si/SiO2) 계면에 모이고, 충분한 에너지를 받은 캐리어는 게이트 산화막(gate oxide) 내로 방출되어 트랩되므로, 문턱전압(threshold voltage)의 변동 (shift)(즉, 문턱전압의 증가분) 문제를 초래하게 된다. 이때, 도 4에 도시된 바와 같이, 서브-HCI(Sub HCI)는 고온(예, 80C이상), Gate & Drain 전압의 동일 또는 유사 조건(예, Vg=Vd=Vop) 과 특히, Source에 동작 전압 보다 낮은 일정 전압(예, Vs=1/2 Vop)또는 Bulk Si에 일정 전압(예, Vs= 0V, Vb=네거티브 바이어스)로 하여, 일정 시간의 스트레스(예, 약 10,000 초) 이후를 기준으로, 문턱전압 변동 비율(Vth shift ratio, 예, 약 2% 미만)을 평가 기준으로 한다.
그리고, 고전압(High Voltage) PMOS 소자에 대한 HEIP(Hot Electron Induced Punch Through)를 실시함으로써, HEIP(Hot Electron Induced Punch Through)에 기인된 누설전류(leakage current)의 증가 원인은 트렌치 측벽(trench side wall) 및 선형 실리콘 질화막(liner nitride) 사이에 트랩된 전자가 트랜지스터 모서리부 (corner) 부위의 문턱전압(Vth)의 감소문제를 유발하게 된다. 이때, HEIP 실시는 NBTI(Negative Bias Temperature Instability)와 동일 조건으로 평가를 하되, 문턱전압 변동 비율을 일정 전압의 변화율(예, 약 10% 감소 미만)을 기준으로 한다.
이상에서와 같이, 본 발명에 따르면, 저전압(Low Voltage) 소자의 경우, 문턱전압(Vth) 이동 특성을 검증하기 위하여, 종래에는 NMOS 소자에 대해서만 수평 전계(Horizontal Field)에 기인된 드레인 및 게이트(drain 및 gate) 부위에서 메이저 캐리어(즉, 전자)의 산화막(oxide) 내부로의 트랩에 기인된 문턱전압 변동(Vth shift) (즉 문턱전압 증가) 만을 평가하였으나, 약 10 ∼ 50Å의 얇은 게이트 산화막 및 약 0.13 μm 이하의 단채널(short channel)로 가면서 더욱더 게이트 채널 전체에서의 캐리어 트랩 (carrier trap)에 기인된 문턱전압(Vth) 이동이 영향을 미치기 때문에, PMOS소자에 대해 CHC 평가를 추가함으로써 보다 강화된 웨이퍼 레벨 신뢰도(WLR) 평가 방법 구축이 가능하게 된다.
특히, PMOS소자에 대해 CHC 평가를 추가함으로써, 트랜지스터의 채널 전체에 걸쳐, 게이트산화막 내부로 트랩 사이트(trap site)에 CHC(Channel Hot Carrier)에 기인하여 트래된 캐리어에 의하여 문턱전압 변동이 발생하게 되고, 기존의 NMOS HCI 평가 항목으로 DAHC에 기인한 문턱전압 변동을 검출하고, 본 발명에서의 웨이퍼 레벨 신뢰도(WLR) 강화 방안인 PMOS HCI로 CHC에 기인된 트랜지스터 전면에 캐리어 트랩에 기인된 문턱전압 변동을 검출함에 의해, 후속 제품 레벨 신뢰도(PLR)에서의 문턱 전압 이동으로 인한 불량인 오프셋 이동(offset shift) 불량 가능성을 기술조건(technology qualification) 단계에서 검출이 가능하게 된다.
또한, 고전압 NMOS소자의 경우, 서브-HCI 평가 항목을 웨이퍼 레벨 신뢰도 (WLR) 평가 방법에 포함시켜, 기존의 HCI의 경우, 트랜지스터의 수평 전계에 기인된 소자 저하(degradation) 만을 검증하는 정상적인 HCI 평가를 진행하고 있으나, 본 발명에서는 수직 전계(Vertical Field)에 의한 트랜지스터 열화 (degradation)을 웨이퍼 레벨 신뢰도(WLR) 평가 단계에서 검증함에 따라, 실리콘 기판 몸체 (silicon substrate body) 농도 및 계면 상태(interface state)에 따른 문턱전압 변동을 웨이퍼 레벨 신뢰도(WLR) 평가 단계에서 검증이 가능하도록 하여, 후속 제품 레벨 신뢰도(PLR) 단계인 HTOL(Hot Temperature Operating Lifetime) 평가에서의 문턱 전압 변동에 의한 불량인 오프셋 전압불량을 웨이퍼 레벨 신뢰도(WLR) 기술 조건 단계에서 검출이 가능하게 된다.
그리고, 고전압 PMOS소자의 경우, 종래의 경우에 후속 제품 레벨 신뢰도(PLR) HTOL 이후에 문턱전압 변동 불량 발생에 대한 사전 검출 방식이 연계된 방식 확보가 불가능했기 때문에, 본 발명에 의한 웨이퍼 레벨 신뢰도(WLR) 기술 조건(technology qualification) 단계에서 이러한 전자에 기인한 문턱전압 하향 (lowering)를 검출함에 따라 후속 제품 레벨 신뢰도(PLR)의 문턱전압 변동 문제를 사전에 대응이 가능하게 된다.
이상에서 본 발명의 바람직한 실시 예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 수 있을 것이다.
따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 소자 특성 평가 111: NMOS HCI(Hot Carrier Injection)
112: NBTI(Negative Bias Temperature Instability)
113: PMOS HCI 114: Sub-HCI
115: HEIP(Hot Electron Induced Punch Through)
116: CHC(Channel Hot Carrier) 120: 게이트 산화막 특성 평가
122: GOI(Gate Oxide Integrity)
124: TDDB(Time Dependent Dielectric Breakdown)
130: 금속배선 특성 평가 132: EM(Electron-Migration)
112: NBTI(Negative Bias Temperature Instability)
113: PMOS HCI 114: Sub-HCI
115: HEIP(Hot Electron Induced Punch Through)
116: CHC(Channel Hot Carrier) 120: 게이트 산화막 특성 평가
122: GOI(Gate Oxide Integrity)
124: TDDB(Time Dependent Dielectric Breakdown)
130: 금속배선 특성 평가 132: EM(Electron-Migration)
Claims (12)
- 반도체 기판에 50Å 미만의 두께를 갖는 게이트 산화막을 형성하는 단계,
상기 반도체 기판에 0.13 μm 이하의 단채널(short channel)의 PMOS 소자를 형성하는 단계;
상기 반도체 기판에 고전압 NMOS 소자를 형성하는 단계;
상기 고전압 NMOS 소자의 문턱전압 변동을 검출하기 위한 서브- HCI(Substrate Hot Carrier Injection)를 평가하는 단계; 및
상기 PMOS 소자에 대해 HCI(Hot Carrier Injection)를 평가하는 단계;를
포함하는 웨이퍼 레벨 신뢰도 강화방법. - 제1항에 있어서, 상기 HCI 평가하는 단계는, 게이트와 드레인 전압을 Vg(게이트 전압)=Vd(드레인 전압)=Vop(동작 전압)으로 하는 것을 특징으로 하는 웨이퍼 레벨 신뢰도 강화방법.
- 제1항에 있어서, 상기 HCI 평가하는 단계에서, Vs(소스 전압)=Vb(벌크 전압)으로 하는 것을 특징으로 하는 웨이퍼 레벨 신뢰도 강화방법.
- 제1항에 있어서, 상기 HCI 평가의 신뢰도 수명(L/T) 판정 기준은 0.2 년으로 하는 것을 특징으로 하는 웨이퍼 레벨 신뢰도 강화방법.
- 삭제
- 제1항에 있어서, 상기 서브 HCI를 평가하는 단계는 게이트 전압 및 드레인 전압의 동일한 조건(Vg=Vd=Vop)으로 실시하는 것을 특징으로 하는 웨이퍼 레벨 신뢰도 강화방법.
- 반도체 기판에 50Å 미만의 두께를 갖는 게이트 산화막을 형성하는 단계,
상기 반도체 기판에 0.13 μm 이하의 단채널(short channel)의 PMOS 소자를 형성하는 단계;
상기 반도체 기판에 고전압 NMOS 소자를 형성하는 단계;
상기 고전압 NMOS 소자에 대해 서브- HCI(Substrate Hot Carrier Injection)를 평가하는 단계; 및
상기 PMOS 소자에 대해 HCI(Hot Carrier Injection)를 평가하는 단계;를
포함하고,
상기 고전압 NMOS 소자는 10 - 40 V인 것을 특징으로 하는 웨이퍼 레벨 신뢰도 강화방법. - 제1항 또는 제7항에 있어서, 드레인(Drain) 단과의 전위차를 낮추기 위해 소스 부위에 동작 전압보다 낮은 일정 전압, Vs(소스 전압)=1/2 Vop(동작 전압)을 인가하여 실시하는 것을 특징으로 하는 웨이퍼 레벨 신뢰도 강화방법.
- 제1항 또는 제7항에 있어서, 게이트(Gate) 단과 벌크(Bulk) 단과의 수직 전계 효과를 높이기 위해 벌크 실리콘(Bulk Si)에 일정 전압, Vs(소스 전압)= 0V, Vb(벌크 전압)=네거티브 바이어스를 인가하여 실시하는 것을 특징으로 하는 웨이퍼 레벨 신뢰도 강화방법.
- 제1항 또는 제7항에 있어서, 일정 시간의 스트레스 이후를 기준으로, 문턱전압 변동 비율(Vth shift ratio)을 2% 미만을 평가 기준으로 하여 실시하는 것을 특징으로 하는 웨이퍼 레벨 신뢰도 강화방법.
- 제1항 또는 제7항에 있어서, 상기 고전압 NMOS 소자의 문턱전압 변동은 수직 전계에 의한 것을 특징으로 하는 웨이퍼 레벨 신뢰도 강화방법.
- 삭제
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