JPH09270701A - 論理回路及びその設計方法 - Google Patents
論理回路及びその設計方法Info
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- JPH09270701A JPH09270701A JP8076992A JP7699296A JPH09270701A JP H09270701 A JPH09270701 A JP H09270701A JP 8076992 A JP8076992 A JP 8076992A JP 7699296 A JP7699296 A JP 7699296A JP H09270701 A JPH09270701 A JP H09270701A
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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Abstract
(57)【要約】
【課題】 この発明は、２つの異なる高位電源電圧を使
用した論理回路においてレベルコンバータを不要とし、
消費電力の低減を達成し得る論理回路を提供し、要求さ
れるタイミング制約を満足させて効率良く上記論理回路
を設計し得る論理回路の設計方法を提供することを課題
とする。 【解決手段】 この発明は、第１の高位電源電圧（ＶＤ
ＤＬ）が供給されるドミノゲート１で構成された論理ゲ
ートの出力が、第１の高位電源電圧よりも高い第２の高
位電源電圧（ＶＤＤＨ）が供給されるドミノゲート２の
入力に接続されて構成される。
用した論理回路においてレベルコンバータを不要とし、
消費電力の低減を達成し得る論理回路を提供し、要求さ
れるタイミング制約を満足させて効率良く上記論理回路
を設計し得る論理回路の設計方法を提供することを課題
とする。 【解決手段】 この発明は、第１の高位電源電圧（ＶＤ
ＤＬ）が供給されるドミノゲート１で構成された論理ゲ
ートの出力が、第１の高位電源電圧よりも高い第２の高
位電源電圧（ＶＤＤＨ）が供給されるドミノゲート２の
入力に接続されて構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、大規模集積回路の
中で使用される低消費電力の論理回路、及びその低消費
電力の論理回路を設計する方法に関する。
中で使用される低消費電力の論理回路、及びその低消費
電力の論理回路を設計する方法に関する。
【０００２】
【従来の技術】ＣＭＯＳ回路の消費電力は、大部分が負
荷の充放電によるダイナミック・パワであり、これは印
加されている電源電圧（以下、特に断らないかぎり電源
電圧と記載した場合には高位側の電源電圧を指すものと
する）の２乗に比例する。消費電力を低減化する方法と
して、電源電圧を下げる方法はきわめて効果的である
が、電源電圧を下げるとトランジスタのドレイン電流が
減少するため、回路の遅延時間が増大し、性能低下を引
き起こすという不具合が生じる。
荷の充放電によるダイナミック・パワであり、これは印
加されている電源電圧（以下、特に断らないかぎり電源
電圧と記載した場合には高位側の電源電圧を指すものと
する）の２乗に比例する。消費電力を低減化する方法と
して、電源電圧を下げる方法はきわめて効果的である
が、電源電圧を下げるとトランジスタのドレイン電流が
減少するため、回路の遅延時間が増大し、性能低下を引
き起こすという不具合が生じる。
【０００３】例えば、図７に示すような組み合わせ論理
回路を低消費電力化する際に、各ゲートの電源電圧をす
べて下げてしまうと、タイミングがクリティカルな箇所
（パス）は、タイミングのスペックを満足できなくな
る。一方、論理回路の中ですべてのパスがクリティカル
なパスになっているわけではない。
回路を低消費電力化する際に、各ゲートの電源電圧をす
べて下げてしまうと、タイミングがクリティカルな箇所
（パス）は、タイミングのスペックを満足できなくな
る。一方、論理回路の中ですべてのパスがクリティカル
なパスになっているわけではない。
【０００４】そこで、クリティカルパスになっていない
部分のゲートに対してのみ、電源電圧を下げることが考
えられる。しかしながら、ＣＭＯＳ回路の場合には、以
下に説明するように、低い電源電圧で動作するゲートと
高い電源電圧で動作するゲートのインターフェース部分
に、ＤＣ電流防止用のレベルコンバータ回路が必要とな
る。
部分のゲートに対してのみ、電源電圧を下げることが考
えられる。しかしながら、ＣＭＯＳ回路の場合には、以
下に説明するように、低い電源電圧で動作するゲートと
高い電源電圧で動作するゲートのインターフェース部分
に、ＤＣ電流防止用のレベルコンバータ回路が必要とな
る。
【０００５】ここで、レベルコンバータが必要となる理
由について説明する。
由について説明する。
【０００６】ＣＯＭＳ論理回路において、２つの異なる
電源電圧を使用する場合は、図８に示すように、低電源
電圧（ＶＤＤＬ）で動作する回路と高電源電圧（ＶＤＤ
Ｈ）で動作する回路をダイレクトに接続すると、インタ
ーフェース部分でＤＣ電流が流れてしまう。この理由
は、図８中のノードＮ１がハイレベル（ＶＤＤＬ）の
時、ＶDDL がＶDDL ＜ＶDDH −｜Ｖth,p｜（Ｖth,pはＰ
チャネルトランジスタのしきい値電圧）の電位なら、Ｐ
チャネルトランジスタＭＰ１が完全にオフせず、高電源
ＶDDH から基準電源に向かってＤＣ電流が流れる。ＤＣ
電流が流れることによる電力消費は大きいので、通常、
ＤＣ電流が流れないようにするための回路として、例え
ば図９に示すようなレベルコンバータをインターフェー
ス部分に挿入する方法が採られる。
電源電圧を使用する場合は、図８に示すように、低電源
電圧（ＶＤＤＬ）で動作する回路と高電源電圧（ＶＤＤ
Ｈ）で動作する回路をダイレクトに接続すると、インタ
ーフェース部分でＤＣ電流が流れてしまう。この理由
は、図８中のノードＮ１がハイレベル（ＶＤＤＬ）の
時、ＶDDL がＶDDL ＜ＶDDH −｜Ｖth,p｜（Ｖth,pはＰ
チャネルトランジスタのしきい値電圧）の電位なら、Ｐ
チャネルトランジスタＭＰ１が完全にオフせず、高電源
ＶDDH から基準電源に向かってＤＣ電流が流れる。ＤＣ
電流が流れることによる電力消費は大きいので、通常、
ＤＣ電流が流れないようにするための回路として、例え
ば図９に示すようなレベルコンバータをインターフェー
ス部分に挿入する方法が採られる。
【０００７】なお、ＶＤＤＨで動作する回路の出力に、
ＶＤＤＬで動作する回路を直接接続した場合には、図８
に示す場合と異なり、ＤＣ電流が流れることはない。そ
れは、ＶＤＤＬで動作する回路の入力のハイレベルがＶ
ＤＤＨまで引き上げられるため、Ｐチャネルトランジス
タが完全にオフするためである。
ＶＤＤＬで動作する回路を直接接続した場合には、図８
に示す場合と異なり、ＤＣ電流が流れることはない。そ
れは、ＶＤＤＬで動作する回路の入力のハイレベルがＶ
ＤＤＨまで引き上げられるため、Ｐチャネルトランジス
タが完全にオフするためである。
【０００８】図９に示すようなレベルコンバータは、Ｄ
Ｃ電流を遮断する機能を有するが、反面スイッチングの
際にかなり大きなダイナミック・パワーを消費する。し
たがって、レベルコンバータの個数が多くなればなるほ
ど、レベルコンバータ全体で消費するパワーが増え、消
費電力低減の効果が弱められてしまう。
Ｃ電流を遮断する機能を有するが、反面スイッチングの
際にかなり大きなダイナミック・パワーを消費する。し
たがって、レベルコンバータの個数が多くなればなるほ
ど、レベルコンバータ全体で消費するパワーが増え、消
費電力低減の効果が弱められてしまう。
【０００９】図７に示すような論理回路に対して、タイ
ミング制約を満たしながらＶＤＤＨを与えるゲートとＶ
ＤＤＬを与えるゲートを決定する際に、従来では図１０
に示すような回路構成が生成されてしまうという問題が
あった。すなわち、図１０に示す構造では、ＶＤＤＬで
動作するゲートの出力がＶＤＤＨで動作するゲートの入
力に入る接続構造が多数生じ、そのため多数のレベルコ
ンバータが必要となる。したがって、レベルコンバータ
自体がかなり大きなダイナミック・パワーを消費するた
め、多数のレベルコンバータを含む回路構成は、消費電
力を低減する構造としては望ましくない。
ミング制約を満たしながらＶＤＤＨを与えるゲートとＶ
ＤＤＬを与えるゲートを決定する際に、従来では図１０
に示すような回路構成が生成されてしまうという問題が
あった。すなわち、図１０に示す構造では、ＶＤＤＬで
動作するゲートの出力がＶＤＤＨで動作するゲートの入
力に入る接続構造が多数生じ、そのため多数のレベルコ
ンバータが必要となる。したがって、レベルコンバータ
自体がかなり大きなダイナミック・パワーを消費するた
め、多数のレベルコンバータを含む回路構成は、消費電
力を低減する構造としては望ましくない。
【００１０】回路レベルのシフトあるいは低消費電力化
に関する従来の技術としては、例えば特開平４−１６８
８０５号公報、特開平４−２２７３１８号公報、特開平
２−１９８０９９号公報に記載されたものが知られてい
る。
に関する従来の技術としては、例えば特開平４−１６８
８０５号公報、特開平４−２２７３１８号公報、特開平
２−１９８０９９号公報に記載されたものが知られてい
る。
【００１１】特開平４−１６８８０５号公報には、レベ
ルシフト回路を貫通電流を流さないダイナミック型と
し、クロック信号によるサンプリングを行ない、かつ交
叉結合型のダイナミック・センス回路を設けることによ
り、消費電流を低減すると共に高速動作を可能にする発
明が記載されている。
ルシフト回路を貫通電流を流さないダイナミック型と
し、クロック信号によるサンプリングを行ない、かつ交
叉結合型のダイナミック・センス回路を設けることによ
り、消費電流を低減すると共に高速動作を可能にする発
明が記載されている。
【００１２】特開平４−２２７３１８号公報には、ＥＣ
Ｌ信号をＢｉＣＭＯＳ集積回路内に導入し且つ可及的に
迅速にＣＭＯＳレベルへ変換させる発明が記載されてい
る。特開平２−１９８０９９号公報には、縦型ＲＯＭ
に、差動アンプＤＡ、ＦＥＴＱＣによる電源クランプを
内蔵させ、クランプした電圧をメモリアレイのプリチャ
ージ用とし、アレイの後段にクランプ電圧を電源電圧と
するレベル変換回路を接続することによって、回路規模
や消費電力の大幅な増加なしに、読出速度を高速化させ
る発明が記載されている。
Ｌ信号をＢｉＣＭＯＳ集積回路内に導入し且つ可及的に
迅速にＣＭＯＳレベルへ変換させる発明が記載されてい
る。特開平２−１９８０９９号公報には、縦型ＲＯＭ
に、差動アンプＤＡ、ＦＥＴＱＣによる電源クランプを
内蔵させ、クランプした電圧をメモリアレイのプリチャ
ージ用とし、アレイの後段にクランプ電圧を電源電圧と
するレベル変換回路を接続することによって、回路規模
や消費電力の大幅な増加なしに、読出速度を高速化させ
る発明が記載されている。
【００１３】
【発明が解決しようとする課題】以上説明したように、
低消費電力化を図るために２つの異なる電源電圧を使用
する論理回路において、低電源電圧で動作する回路の出
力に高電源電圧で動作する回路の入力を接続する場合に
は、この部分でＤＣ電流が流れるため、これを防止する
ためのレベルコンバータが必要となる。このレベルコン
バータは、消費電力がかなり多いため、レベルコンバー
タの数が増えると、２つの電源電圧を使用して低消費電
力化を図った効果がなくなり、消費電力の低減が困難に
なっていた。
低消費電力化を図るために２つの異なる電源電圧を使用
する論理回路において、低電源電圧で動作する回路の出
力に高電源電圧で動作する回路の入力を接続する場合に
は、この部分でＤＣ電流が流れるため、これを防止する
ためのレベルコンバータが必要となる。このレベルコン
バータは、消費電力がかなり多いため、レベルコンバー
タの数が増えると、２つの電源電圧を使用して低消費電
力化を図った効果がなくなり、消費電力の低減が困難に
なっていた。
【００１４】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、２つの異なる
高位電源電圧を使用した論理回路においてレベルコンバ
ータを不要とし、消費電力の低減を達成し得る論理回路
を提供することにある。
たものであり、その目的とするところは、２つの異なる
高位電源電圧を使用した論理回路においてレベルコンバ
ータを不要とし、消費電力の低減を達成し得る論理回路
を提供することにある。
【００１５】また、要求されるタイミング制約を満足さ
せて効率良く上記論理回路を設計し得る論理回路の設計
方法を提供することにある。
せて効率良く上記論理回路を設計し得る論理回路の設計
方法を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、第１の高位電源電圧が供給
されるドミノゲートで構成された第１の論理ゲートと、
第１の高位電源電圧よりも高い第２の高位電源電圧が供
給されるドミノゲートで構成された第２の論理ゲートと
を有して構成される。
に、請求項１記載の発明は、第１の高位電源電圧が供給
されるドミノゲートで構成された第１の論理ゲートと、
第１の高位電源電圧よりも高い第２の高位電源電圧が供
給されるドミノゲートで構成された第２の論理ゲートと
を有して構成される。
【００１７】請求項２記載の発明は、第１の高位電源電
圧が供給されるドミノゲートで構成された第１の論理ゲ
ートと、第１の高位電源電圧よりも高い第２の高位電源
電圧が供給されるドミノゲートで構成された第２の論理
ゲートを有し、前記第１の論理ゲートの出力が前記第２
の論理ゲートの入力となる接続関係が少なくとも１つ以
上有して構成される。
圧が供給されるドミノゲートで構成された第１の論理ゲ
ートと、第１の高位電源電圧よりも高い第２の高位電源
電圧が供給されるドミノゲートで構成された第２の論理
ゲートを有し、前記第１の論理ゲートの出力が前記第２
の論理ゲートの入力となる接続関係が少なくとも１つ以
上有して構成される。
【００１８】請求項３記載の発明は、基準のクロック信
号を入力し、第１の高位電源電圧をハイレベルとする第
１のクロック信号と第２の高位電源電圧をハイレベルと
する第２のクロック信号を生成し、生成した第１のクロ
ック信号を前記第１の論理ゲートのドミノゲートに供給
し、生成した第２のクロック信号を前記第２の論理ゲー
トのドミノゲートに供給するクロックバッファを有して
構成される。
号を入力し、第１の高位電源電圧をハイレベルとする第
１のクロック信号と第２の高位電源電圧をハイレベルと
する第２のクロック信号を生成し、生成した第１のクロ
ック信号を前記第１の論理ゲートのドミノゲートに供給
し、生成した第２のクロック信号を前記第２の論理ゲー
トのドミノゲートに供給するクロックバッファを有して
構成される。
【００１９】請求項４記載の発明は、第１の高位電源電
圧が供給されるドミノゲートのセルをライブラリとし、
ドミノゲートのパフォーマンス情報を備えた第１のセル
ライブラリと、第１の電源電圧よりも高い第２の電源電
圧が供給されるドミノゲートのセルをライブラリとし、
ドミノゲートのパフォーマンス情報を備えた第２のセル
ライブラリを用意し、設計しようとする論理回路のＲＴ
Ｌ（レジスタトランスファレベル）記述又は論理記述
と、論理回路における信号の伝達タイミングを決めるタ
イミング制約情報と、前記第１及び第２のセルライブラ
リを入力として、ドミノゲートのパフォーマンス情報に
基づいて信号のタイミングを満足させるように論理合成
を行い、論理合成によって得られたセルレベルの回路に
おいて、第１のセルライブラリのセルを第１の高位電源
電圧が供給されるドミノゲートの回路記述に置換し、第
２のセルライブラリのセルを第２の高位電源電圧が供給
されるドミノゲートの回路記述に置換して、ドミノゲー
トを用いて論理回路を設計してなる。
圧が供給されるドミノゲートのセルをライブラリとし、
ドミノゲートのパフォーマンス情報を備えた第１のセル
ライブラリと、第１の電源電圧よりも高い第２の電源電
圧が供給されるドミノゲートのセルをライブラリとし、
ドミノゲートのパフォーマンス情報を備えた第２のセル
ライブラリを用意し、設計しようとする論理回路のＲＴ
Ｌ（レジスタトランスファレベル）記述又は論理記述
と、論理回路における信号の伝達タイミングを決めるタ
イミング制約情報と、前記第１及び第２のセルライブラ
リを入力として、ドミノゲートのパフォーマンス情報に
基づいて信号のタイミングを満足させるように論理合成
を行い、論理合成によって得られたセルレベルの回路に
おいて、第１のセルライブラリのセルを第１の高位電源
電圧が供給されるドミノゲートの回路記述に置換し、第
２のセルライブラリのセルを第２の高位電源電圧が供給
されるドミノゲートの回路記述に置換して、ドミノゲー
トを用いて論理回路を設計してなる。
【００２０】
【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。
施の形態を説明する。
【００２１】図１は請求項１，２又は３記載の発明の一
実施形態に係わる論理回路の構成を示す図である。
実施形態に係わる論理回路の構成を示す図である。
【００２２】本発明の特徴とするところは、通常の電源
電圧（ＶＤＤＨ）の他に、この高電源電圧よりも低い電
源電圧（ＶＤＤＬ）を用いることにより、回路の消費電
力を低減し、かつ前述したように２つの異なる電源電圧
を使用する場合にインターフェースで必要なレベルコン
バータを省略するために、電源電圧が低電源電圧ＶＤＤ
Ｌのドミノ・ゲート（以下、ＶＤＤＬのドミノ・ゲート
と記す）と電源電圧が高電源電圧ＶＤＤＨのドミノ・ゲ
ート（以下、ＶＤＤＨのドミノ・ゲートと記す）を有す
ることにある。
電圧（ＶＤＤＨ）の他に、この高電源電圧よりも低い電
源電圧（ＶＤＤＬ）を用いることにより、回路の消費電
力を低減し、かつ前述したように２つの異なる電源電圧
を使用する場合にインターフェースで必要なレベルコン
バータを省略するために、電源電圧が低電源電圧ＶＤＤ
Ｌのドミノ・ゲート（以下、ＶＤＤＬのドミノ・ゲート
と記す）と電源電圧が高電源電圧ＶＤＤＨのドミノ・ゲ
ート（以下、ＶＤＤＨのドミノ・ゲートと記す）を有す
ることにある。
【００２３】図１において、論理回路は、ＶＤＤＬのド
ミノ・ゲート１及びＶＤＤＨのドミノ・ゲート２と、こ
れらのドミノ・ゲートにクロック信号を供給するクロッ
クバッファ３を有して構成されている。
ミノ・ゲート１及びＶＤＤＨのドミノ・ゲート２と、こ
れらのドミノ・ゲートにクロック信号を供給するクロッ
クバッファ３を有して構成されている。
【００２４】ＶＤＤＬのドミノ・ゲート１は、低電源電
圧（ＶＤＤＬ）が供給されているプリチャージ用のＰチ
ャネルのＦＥＴ（電界効果トランジスタ）Ｐ１と、Ｎチ
ャネルのＦＥＴで構成されてＦＥＴＰ１と基準電源との
間に接続され、入力信号にしたがって論理をとる入力回
路Ｎ１と、ＦＥＴＰ１と入力回路Ｎ１との接続点に接続
されたＰチャネルのＦＥＴとＮチャネルのＦＥＴからな
り、低電源電圧（ＶＤＤＬ）が供給されているインバー
タＩ１とから構成される。
圧（ＶＤＤＬ）が供給されているプリチャージ用のＰチ
ャネルのＦＥＴ（電界効果トランジスタ）Ｐ１と、Ｎチ
ャネルのＦＥＴで構成されてＦＥＴＰ１と基準電源との
間に接続され、入力信号にしたがって論理をとる入力回
路Ｎ１と、ＦＥＴＰ１と入力回路Ｎ１との接続点に接続
されたＰチャネルのＦＥＴとＮチャネルのＦＥＴからな
り、低電源電圧（ＶＤＤＬ）が供給されているインバー
タＩ１とから構成される。
【００２５】ＶＤＤＨのドミノ・ゲート２は、高電源電
圧（ＶＤＤＨ）が供給されているプリチャージ用のＰチ
ャネルのＦＥＴ（電界効果トランジスタ）Ｐ２と、Ｎチ
ャネルのＦＥＴで構成されてＦＥＴＰ２と基準電源との
間に接続され、ＶＤＤＬのドミノ・ゲート１のインバー
タＩ１の出力信号を受けて論理をとる入力回路Ｎ２と、
ＦＥＴＰ２と入力回路Ｎ２との接続点に接続されたＰチ
ャネルのＦＥＴとＮチャネルのＦＥＴからなり、高電源
電圧（ＶＤＤＨ）が供給されているインバータＩ２とか
ら構成される。
圧（ＶＤＤＨ）が供給されているプリチャージ用のＰチ
ャネルのＦＥＴ（電界効果トランジスタ）Ｐ２と、Ｎチ
ャネルのＦＥＴで構成されてＦＥＴＰ２と基準電源との
間に接続され、ＶＤＤＬのドミノ・ゲート１のインバー
タＩ１の出力信号を受けて論理をとる入力回路Ｎ２と、
ＦＥＴＰ２と入力回路Ｎ２との接続点に接続されたＰチ
ャネルのＦＥＴとＮチャネルのＦＥＴからなり、高電源
電圧（ＶＤＤＨ）が供給されているインバータＩ２とか
ら構成される。
【００２６】クロックバッファ３は、高電源電圧（ＶＤ
ＤＨ）が供給されて、ＶＤＤＬのドミノ・ゲート１及び
ＶＤＤＨのドミノ・ゲート２に共通となる基準のクロッ
ク信号φを受けて反転するインバータＣ１と、低電源電
圧（ＶＤＤＬ）が供給されて、インバータＣ１の出力信
号を受けて反転しＶＤＤＬのドミノ・ゲート１のプリチ
ャージ用のＦＥＴＰ１にクロック信号φＬを供給するイ
ンバータＣ２と、高電源電圧（ＶＤＤＨ）が供給され
て、インバータＣ１の出力信号を受けて反転しＶＤＤＨ
のドミノ・ゲート２のプリチャージ用のＦＥＴＰ２にク
ロック信号φＨを供給するインバータＣ３とから構成さ
れる。
ＤＨ）が供給されて、ＶＤＤＬのドミノ・ゲート１及び
ＶＤＤＨのドミノ・ゲート２に共通となる基準のクロッ
ク信号φを受けて反転するインバータＣ１と、低電源電
圧（ＶＤＤＬ）が供給されて、インバータＣ１の出力信
号を受けて反転しＶＤＤＬのドミノ・ゲート１のプリチ
ャージ用のＦＥＴＰ１にクロック信号φＬを供給するイ
ンバータＣ２と、高電源電圧（ＶＤＤＨ）が供給され
て、インバータＣ１の出力信号を受けて反転しＶＤＤＨ
のドミノ・ゲート２のプリチャージ用のＦＥＴＰ２にク
ロック信号φＨを供給するインバータＣ３とから構成さ
れる。
【００２７】ドミノ・ゲートの具体的な構成を図２に示
す。
す。
【００２８】図２（ａ）は、論理積（ＡＮＤ）ゲートを
構成するドミノ・ゲートであり、入力回路が入力信号を
受ける直列接続されたＮチャネルのＦＥＴとクロック信
号φＨ（又はφＬ）を受けるＮチャネルのＦＥＴＮ３と
から構成される。
構成するドミノ・ゲートであり、入力回路が入力信号を
受ける直列接続されたＮチャネルのＦＥＴとクロック信
号φＨ（又はφＬ）を受けるＮチャネルのＦＥＴＮ３と
から構成される。
【００２９】図２（ｂ）は、同図（ａ）に示す構成に比
べて、ＦＥＴＮ３を省略したものである。
べて、ＦＥＴＮ３を省略したものである。
【００３０】図２（ａ）に示す構成は、入力信号のレベ
ルにかかわらずプリチャージ時には貫通電流が流れない
ため、論理回路を構成した場合に論理回路の初段に用い
られる。一方、図２（ｂ）に示す構成は、プリチャージ
時に貫通電流が流れないようにするためにはプリチャー
ジ時に前段から与えられる入力信号がすべてロウレベル
になる必要があるため、前段がドミノ・ゲートとなる場
合に用いられる。なお、図１に示すようなドミノ・ゲー
トでは、プリチャージ時に出力信号はロウレベルとな
る。
ルにかかわらずプリチャージ時には貫通電流が流れない
ため、論理回路を構成した場合に論理回路の初段に用い
られる。一方、図２（ｂ）に示す構成は、プリチャージ
時に貫通電流が流れないようにするためにはプリチャー
ジ時に前段から与えられる入力信号がすべてロウレベル
になる必要があるため、前段がドミノ・ゲートとなる場
合に用いられる。なお、図１に示すようなドミノ・ゲー
トでは、プリチャージ時に出力信号はロウレベルとな
る。
【００３１】なお、論理和（ＯＲ）ゲートを構成する場
合には、入力回路を並列接続されたＮチャネルのＦＥＴ
で構成し、用いる箇所に応じてクロック信号φＨ（又は
φＬ）を受けるＮチャネルのＦＥＴを図２（ａ）に示す
ように付加するようにすればよい。
合には、入力回路を並列接続されたＮチャネルのＦＥＴ
で構成し、用いる箇所に応じてクロック信号φＨ（又は
φＬ）を受けるＮチャネルのＦＥＴを図２（ａ）に示す
ように付加するようにすればよい。
【００３２】このように、図１に示す構成では、ＶＤＤ
Ｌのドミノ・ゲート１の出力をＶＤＤＨのドミノ・ゲー
ト２の入力としているので、ＶＤＤＬのドミノ・ゲート
１の出力がＰチャネルのＦＥＴのゲートに入力しない。
すなわち、ＰチャネルのＦＥＴの入力が中間電位ＶN
（Ｖth,n＜ＶN ＜ＶＤＤＨ−｜Ｖth,p｜）（Ｖth,nはＮ
チャネルＦＥＴのしきい値、Ｖth,pはＰチャネルＦＥＴ
のしきい値）となることが原因のＤＣ電流は発生しな
い。これにより、ＶＤＤＬのドミノ・ゲート１とＶＤＤ
Ｈのドミノ・ゲート２を、レベルコンバータを介さずに
ダイレクトに接続しても消費電流が増加するということ
はない。
Ｌのドミノ・ゲート１の出力をＶＤＤＨのドミノ・ゲー
ト２の入力としているので、ＶＤＤＬのドミノ・ゲート
１の出力がＰチャネルのＦＥＴのゲートに入力しない。
すなわち、ＰチャネルのＦＥＴの入力が中間電位ＶN
（Ｖth,n＜ＶN ＜ＶＤＤＨ−｜Ｖth,p｜）（Ｖth,nはＮ
チャネルＦＥＴのしきい値、Ｖth,pはＰチャネルＦＥＴ
のしきい値）となることが原因のＤＣ電流は発生しな
い。これにより、ＶＤＤＬのドミノ・ゲート１とＶＤＤ
Ｈのドミノ・ゲート２を、レベルコンバータを介さずに
ダイレクトに接続しても消費電流が増加するということ
はない。
【００３３】以上は、ドミノ・ゲートを用いたことによ
る効用であるが、反面ドミノ・ゲートには大きなクロッ
ク線パワーを消費するという問題がある。すなわち、ド
ミノ・ゲートはクロック信号を必要としているため、ク
ロック線の駆動に大きな電力を消費する。
る効用であるが、反面ドミノ・ゲートには大きなクロッ
ク線パワーを消費するという問題がある。すなわち、ド
ミノ・ゲートはクロック信号を必要としているため、ク
ロック線の駆動に大きな電力を消費する。
【００３４】これに対して上記実施形態では、ＶＤＤＬ
のドミノ・ゲート１に供給されるクロック信号φＬのハ
イレベルの値は低電源電圧（ＶＤＤＬ）である。このた
め、ドミノ・ゲートで問題となるクロック線パワーを低
減することができる。さらに、ＶＤＤＬのドミノ・ゲー
ト１に供給されるクロック信号φＬとＶＤＤＨのドミノ
・ゲート２に供給されるクロック信号φＨを共通のクロ
ック信号φに基づいて生成するようにしているので、ク
ロック線のパワーを小さくすることができる。すなわ
ち、クロックバッファ３に供給されるクロック信号は１
つでため、このクロックバッファ３の外部に配線される
クロック線についての負荷容量が軽減されて、消費電力
を抑制することができる。
のドミノ・ゲート１に供給されるクロック信号φＬのハ
イレベルの値は低電源電圧（ＶＤＤＬ）である。このた
め、ドミノ・ゲートで問題となるクロック線パワーを低
減することができる。さらに、ＶＤＤＬのドミノ・ゲー
ト１に供給されるクロック信号φＬとＶＤＤＨのドミノ
・ゲート２に供給されるクロック信号φＨを共通のクロ
ック信号φに基づいて生成するようにしているので、ク
ロック線のパワーを小さくすることができる。すなわ
ち、クロックバッファ３に供給されるクロック信号は１
つでため、このクロックバッファ３の外部に配線される
クロック線についての負荷容量が軽減されて、消費電力
を抑制することができる。
【００３５】このようなドミノ・ゲートを用いて図７に
示す論理回路を構成した一実施形態を図３に示す。
示す論理回路を構成した一実施形態を図３に示す。
【００３６】図３において、回路のタイミング・クリテ
ィカルなパスはゲートＧ２、Ｇ３、Ｇ５、Ｇ９のパスで
あり、他のパスはタイミングに余裕があるものとする。
このような回路において、電源電圧の相違によりレベル
コンバータが必要となる箇所は、図１０に示すようにゲ
ートＧ１とゲートＧ５との接続部分及びゲートＧ４とゲ
ートＧ９の接続部分である。したがって、この部分に上
述した本発明のドミノ・ゲートを適用すればよい。
ィカルなパスはゲートＧ２、Ｇ３、Ｇ５、Ｇ９のパスで
あり、他のパスはタイミングに余裕があるものとする。
このような回路において、電源電圧の相違によりレベル
コンバータが必要となる箇所は、図１０に示すようにゲ
ートＧ１とゲートＧ５との接続部分及びゲートＧ４とゲ
ートＧ９の接続部分である。したがって、この部分に上
述した本発明のドミノ・ゲートを適用すればよい。
【００３７】しかしながら、論理回路の一部をクロック
信号に同期して動作するドミノ・ゲートで構成すると、
論理回路全体としての設計が多少難しくなるので、ここ
では、インバータゲート以外の全てのゲートをドミノ・
ゲートで構成するようにしている。すなわち、ゲートＧ
３、Ｇ５，Ｇ９を図１に示すＶＤＤＨのドミノ・ゲート
２で構成し、ゲートＧ４、Ｇ６、Ｇ７、Ｇ１０を図１に
示すＶＤＤＬのドミノ・ゲート１で構成し、ゲートＧ１
の電源電圧を高電源電圧（ＶＤＤＨ）として構成してい
る。
信号に同期して動作するドミノ・ゲートで構成すると、
論理回路全体としての設計が多少難しくなるので、ここ
では、インバータゲート以外の全てのゲートをドミノ・
ゲートで構成するようにしている。すなわち、ゲートＧ
３、Ｇ５，Ｇ９を図１に示すＶＤＤＨのドミノ・ゲート
２で構成し、ゲートＧ４、Ｇ６、Ｇ７、Ｇ１０を図１に
示すＶＤＤＬのドミノ・ゲート１で構成し、ゲートＧ１
の電源電圧を高電源電圧（ＶＤＤＨ）として構成してい
る。
【００３８】一方、図３に示す回路では、最終段に位置
するゲートと回路の出力（ｏ１〜ｏ４）の間に、図４に
示すレベル変換機能付きのラッチＬＣ又は通常のラッチ
４が挿入されている。回路の外部へ信号を出力する際に
基準電位〜ＶＤＤＨの電圧振幅が必要な場合は、図３に
示すようにラッチが挿入される。
するゲートと回路の出力（ｏ１〜ｏ４）の間に、図４に
示すレベル変換機能付きのラッチＬＣ又は通常のラッチ
４が挿入されている。回路の外部へ信号を出力する際に
基準電位〜ＶＤＤＨの電圧振幅が必要な場合は、図３に
示すようにラッチが挿入される。
【００３９】なお、図４に示すラッチＬＣは、クロック
信号に同期してレベル変換とラッチを行い、通常のラッ
チ回路とほぼ同じ消費電力でレベル変換機能とラッチ機
能の双方の機能を有するものであり、消費電力低減の観
点から効率の良い回路である。
信号に同期してレベル変換とラッチを行い、通常のラッ
チ回路とほぼ同じ消費電力でレベル変換機能とラッチ機
能の双方の機能を有するものであり、消費電力低減の観
点から効率の良い回路である。
【００４０】次に、請求項４記載の発明の一実施形態に
係わり、上記低消費電力の論理回路を設計する方法を以
下に説明する。
係わり、上記低消費電力の論理回路を設計する方法を以
下に説明する。
【００４１】先ず、２種類のセル・ライブラリ（以下、
ＶＤＤＬライブラリとＶＤＤＨライブラリと呼ぶ）を用
意する。ＶＤＤＬライブラリは低いコストと相対的に良
くないパフォーマンス・データを有し、一方、ＶＤＤＨ
ライブラリは高いコストと良いパフォーマンス・データ
を有する。この２種類のセル・ライブラリを用いて、論
理回路に与えられたタイミング制約のもとで論理合成を
行う。
ＶＤＤＬライブラリとＶＤＤＨライブラリと呼ぶ）を用
意する。ＶＤＤＬライブラリは低いコストと相対的に良
くないパフォーマンス・データを有し、一方、ＶＤＤＨ
ライブラリは高いコストと良いパフォーマンス・データ
を有する。この２種類のセル・ライブラリを用いて、論
理回路に与えられたタイミング制約のもとで論理合成を
行う。
【００４２】論理合成の結果得られた回路において、Ｖ
ＤＤＬライブラリのセルをＶＤＤＬのドミノ・ゲートで
実現し、また、ＶＤＤＨライブラリのセルをＶＤＤＨの
ドミノ・ゲートで実現して、完全な（トランジスタ・レ
ベルの）回路記述を得る。
ＤＤＬライブラリのセルをＶＤＤＬのドミノ・ゲートで
実現し、また、ＶＤＤＨライブラリのセルをＶＤＤＨの
ドミノ・ゲートで実現して、完全な（トランジスタ・レ
ベルの）回路記述を得る。
【００４３】論理合成のツールは、クリティカルパスで
ない部分は、コストの低いＶＤＤＬライブラリを使用す
るので、電源電圧の低いＶＤＤＬのドミノ・ゲートの数
が最大化され、回路の消費電力が最小化される。
ない部分は、コストの低いＶＤＤＬライブラリを使用す
るので、電源電圧の低いＶＤＤＬのドミノ・ゲートの数
が最大化され、回路の消費電力が最小化される。
【００４４】具体的には、図５に示すフローチャートに
したがって設計が進められる。
したがって設計が進められる。
【００４５】図５は上記した低消費電力の論理回路を設
計するフローを示す図である。
計するフローを示す図である。
【００４６】図５において、先ず、２種類のセル・ライ
ブラリ、ＶＤＤＬライブラリとＶＤＤＨライブラリを用
意する。ＶＤＤＬライブラリはＶＤＤＬのドミノ・ゲー
トに対応するライブラリであり、原則として、そのドミ
ノ・ゲートに対して算出されたパフォーマンス・データ
などを有する。一方、ＶＤＤＨライブラリは、ＶＤＤＨ
のドミノ・ゲートに対応するものである。
ブラリ、ＶＤＤＬライブラリとＶＤＤＨライブラリを用
意する。ＶＤＤＬライブラリはＶＤＤＬのドミノ・ゲー
トに対応するライブラリであり、原則として、そのドミ
ノ・ゲートに対して算出されたパフォーマンス・データ
などを有する。一方、ＶＤＤＨライブラリは、ＶＤＤＨ
のドミノ・ゲートに対応するものである。
【００４７】論理合成の入力は、ＲＴＬ（レジスタトラ
ンスファレベル）記述でも論理記述でもよいが、ここで
は論理記述を入力とした。論理記述の入力(primary inp
uts)には、通常の入力（ｉ１，ｉ２，…，ｉ５）の他
に、その反転したものも加えておく。さらに、primary
inputsにおける信号到着時刻、及びprimary outputs
（ｏ１，ｏ２，…，ｏ４）で信号が確定していなければ
ならない時刻が、タイミング制約として論理合成ツール
に入力される。
ンスファレベル）記述でも論理記述でもよいが、ここで
は論理記述を入力とした。論理記述の入力(primary inp
uts)には、通常の入力（ｉ１，ｉ２，…，ｉ５）の他
に、その反転したものも加えておく。さらに、primary
inputsにおける信号到着時刻、及びprimary outputs
（ｏ１，ｏ２，…，ｏ４）で信号が確定していなければ
ならない時刻が、タイミング制約として論理合成ツール
に入力される。
【００４８】論理合成ツールは、ライブラリのパフォー
マンス・データに基づいてタイミング解析を行い、タイ
ミング制約を満たしつつ最もコストの低いセル（ゲー
ト）のセットを選択する。したがって、コストの低いＶ
ＤＤＬセルが可能な限り多く用いられ、かつタイミング
制約を満足させる回路が得られる。
マンス・データに基づいてタイミング解析を行い、タイ
ミング制約を満たしつつ最もコストの低いセル（ゲー
ト）のセットを選択する。したがって、コストの低いＶ
ＤＤＬセルが可能な限り多く用いられ、かつタイミング
制約を満足させる回路が得られる。
【００４９】次の後処理では、論理合成の結果得られた
構成において、ＶＤＤＬライブラリのセルをＶＤＤＬの
ドミノ・ゲートで実現し、また、ＶＤＤＨライブラリの
セルをＶＤＤＨのドミノ・ゲートで実現して、回路（の
トランジスタ）記述を得る。ここで、初段に位置するド
ミノ・ゲートには、図２（ａ）で示す構成のゲートを適
用する。
構成において、ＶＤＤＬライブラリのセルをＶＤＤＬの
ドミノ・ゲートで実現し、また、ＶＤＤＨライブラリの
セルをＶＤＤＨのドミノ・ゲートで実現して、回路（の
トランジスタ）記述を得る。ここで、初段に位置するド
ミノ・ゲートには、図２（ａ）で示す構成のゲートを適
用する。
【００５０】図６に上記手順にしたがって設計された論
理回路の構成を示す。
理回路の構成を示す。
【００５１】図６に示す論理回路は、図３に示す構成と
は異なり、ゲートＧ９もＶＤＤＬのゲートで構成されて
いる。このことは、前述したようにゲートＧ９はクリテ
ィカル・パスであるにもかかわらず、ゲートＧ９をＶＤ
ＤＬとするだけのタイミングの余裕があったことを、ま
た、論理合成ツールがその余裕を活かしたことを示して
いる。図６に示す論理回路は、図３に示す論理回路と比
べてこのゲートの違いだけ優れていると言える。
は異なり、ゲートＧ９もＶＤＤＬのゲートで構成されて
いる。このことは、前述したようにゲートＧ９はクリテ
ィカル・パスであるにもかかわらず、ゲートＧ９をＶＤ
ＤＬとするだけのタイミングの余裕があったことを、ま
た、論理合成ツールがその余裕を活かしたことを示して
いる。図６に示す論理回路は、図３に示す論理回路と比
べてこのゲートの違いだけ優れていると言える。
【００５２】このように、高電源電圧（ＶＤＤＨ）と低
電源電圧（ＶＤＤＬ）という２つの電源電圧を併用し
て、消費電力低減化を図る場合には、インターフェース
に必要なレベルコンバータ自身が少なからぬダイナミッ
ク・パワーを消費するが、上記実施形態では、論理回路
内でレベルコンバータを一つも必要としないため、消費
電力低減化の効果が極めて大きい。
電源電圧（ＶＤＤＬ）という２つの電源電圧を併用し
て、消費電力低減化を図る場合には、インターフェース
に必要なレベルコンバータ自身が少なからぬダイナミッ
ク・パワーを消費するが、上記実施形態では、論理回路
内でレベルコンバータを一つも必要としないため、消費
電力低減化の効果が極めて大きい。
【００５３】また、ＶＤＤＬドミノ・ゲートに供給され
るクロック信号には、全て振幅ＶＤＤＬが使えるため、
ドミノ・ゲートで問題となるクロック線パワーを低減す
ることができる。
るクロック信号には、全て振幅ＶＤＤＬが使えるため、
ドミノ・ゲートで問題となるクロック線パワーを低減す
ることができる。
【００５４】一方、上記設計方法においては、タイミン
グ制約を考慮しつつ、２つの異なる電源電圧が供給され
るドミノ・ゲートを使用した論理回路を効率良く設計す
ることができる。
グ制約を考慮しつつ、２つの異なる電源電圧が供給され
るドミノ・ゲートを使用した論理回路を効率良く設計す
ることができる。
【００５５】なお、この発明の上記実施形態では、２つ
の異なる電位の電源電圧を使用する場合について具体的
に説明したが、３種類以上の電源電圧を使う場合であっ
ても、本発明の特徴は容易に応用できる。すなわち、ド
ミノ・ゲートに適当な電位の電源電圧を供給し、また、
それと同じ電源のクロック・バッファからクロックを供
給する。また、電源電圧の種類だけライブラリを用意す
れば、前述したと同様にして論理合成ツールを用いて低
消費電力の論理回路を設計することができる。
の異なる電位の電源電圧を使用する場合について具体的
に説明したが、３種類以上の電源電圧を使う場合であっ
ても、本発明の特徴は容易に応用できる。すなわち、ド
ミノ・ゲートに適当な電位の電源電圧を供給し、また、
それと同じ電源のクロック・バッファからクロックを供
給する。また、電源電圧の種類だけライブラリを用意す
れば、前述したと同様にして論理合成ツールを用いて低
消費電力の論理回路を設計することができる。
【００５６】
【発明の効果】以上説明したように、請求項１，２又は
３記載の発明によれば、第１の高位電源電圧に対応した
ドミノゲートと第２の高位電源電圧に対応したドミノゲ
ートを用いて論理回路を構成するようにしたので、レベ
ルコンバータを不要化して、低消費電力化を達成するこ
とができる。
３記載の発明によれば、第１の高位電源電圧に対応した
ドミノゲートと第２の高位電源電圧に対応したドミノゲ
ートを用いて論理回路を構成するようにしたので、レベ
ルコンバータを不要化して、低消費電力化を達成するこ
とができる。
【００５７】請求項３記載の発明によれば、共通のクロ
ック信号に基づいてそれぞれのドミノゲートに供給され
る異なるクロック信号を生成するようにしたので、クロ
ック信号を供給するための消費電力を低減することがで
きる。
ック信号に基づいてそれぞれのドミノゲートに供給され
る異なるクロック信号を生成するようにしたので、クロ
ック信号を供給するための消費電力を低減することがで
きる。
【００５８】請求項４記載の発明によれば、タイミング
制約を考慮しつつ、２つの異なる電源電圧が供給される
ドミノゲートを使用した論理回路を効率良く設計するこ
とができる。
制約を考慮しつつ、２つの異なる電源電圧が供給される
ドミノゲートを使用した論理回路を効率良く設計するこ
とができる。
【図１】請求項１，２又は３記載の発明の一実施形態に
係わる論理回路の構成を示す図である。
係わる論理回路の構成を示す図である。
【図２】図１に示すドミノ・ゲートの一具体的な構成を
示す図である。
示す図である。
【図３】図１に示すドミノ・ゲートを用いて構成された
論理回路を示す図である。
論理回路を示す図である。
【図４】図３に示すラッチＬＣの一具体的な構成を示す
図である。
図である。
【図５】請求項４記載の発明の一実施形態に係わる論理
回路の設計方法のフローを示す図である。
回路の設計方法のフローを示す図である。
【図６】図５に示すフローにしたがって設計された論理
回路の構成を示す図である。
回路の構成を示す図である。
【図７】２つの異なる電源電圧を用いた従来の論理回路
の構成を示す図である。
の構成を示す図である。
【図８】低電源電圧のＣＭＯＳ回路に高電源電圧のＣＭ
ＯＳ回路を接続した際に流れるＤＣ電流を説明するため
の図である。
ＯＳ回路を接続した際に流れるＤＣ電流を説明するため
の図である。
【図９】従来のレベルコンバータの構成を示す図であ
る。
る。
【図１０】図７に示す論理回路にレベルコンバータを追
加した構成を示す図である。
加した構成を示す図である。
１ ＶＤＤＬのドミノ・ゲート ２ ＶＤＤＨのドミノ・ゲート ３ クロックバッファ ４、ＬＣ ラッチ Ｐ１、Ｐ２ ＰチャネルＦＥＴ Ｎ１、Ｎ２ 入力回路 Ｎ３ ＮチャネルＦＥＴ Ｉ１、Ｉ２、Ｃ１〜Ｃ３ インバータ Ｇ１〜Ｇ１０ ゲート
Claims (4)
- 【請求項１】 第１の高位電源電圧が供給されるドミノ
ゲートで構成された第１の論理ゲートと、 第１の高位電源電圧よりも高い第２の高位電源電圧が供
給されるドミノゲートで構成された第２の論理ゲートと
を有することを特徴とする論理回路。 - 【請求項２】 第１の高位電源電圧が供給されるドミノ
ゲートで構成された第１の論理ゲートと、 第１の高位電源電圧よりも高い第２の高位電源電圧が供
給されるドミノゲートで構成された第２の論理ゲートを
有し、 前記第１の論理ゲートの出力が前記第２の論理ゲートの
入力となる接続関係が少なくとも１つ以上有することを
特徴とする論理回路。 - 【請求項３】 基準のクロック信号を入力し、第１の高
位電源電圧をハイレベルとする第１のクロック信号と第
２の高位電源電圧をハイレベルとする第２のクロック信
号を生成し、生成した第１のクロック信号を前記第１の
論理ゲートのドミノゲートに供給し、生成した第２のク
ロック信号を前記第２の論理ゲートのドミノゲートに供
給するクロックバッファを有することを特徴とする請求
項１又は２記載の論理回路。 - 【請求項４】 第１の高位電源電圧が供給されるドミノ
ゲートのセルをライブラリとし、ドミノゲートのパフォ
ーマンス情報を備えた第１のセルライブラリと、第１の
電源電圧よりも高い第２の電源電圧が供給されるドミノ
ゲートのセルをライブラリとし、ドミノゲートのパフォ
ーマンス情報を備えた第２のセルライブラリを用意し、 設計しようとする論理回路のＲＴＬ（レジスタトランス
ファレベル）記述又は論理記述と、論理回路における信
号の伝達タイミングを決めるタイミング制約情報と、前
記第１及び第２のセルライブラリを入力として、ドミノ
ゲートのパフォーマンス情報に基づいて信号のタイミン
グを満足させるように論理合成を行い、 論理合成によって得られたセルレベルの回路において、
第１のセルライブラリのセルを第１の高位電源電圧が供
給されるドミノゲートの回路記述に置換し、第２のセル
ライブラリのセルを第２の高位電源電圧が供給されるド
ミノゲートの回路記述に置換して、ドミノゲートを用い
て論理回路を設計することを特徴とする論理回路の設計
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07699296A JP3575909B2 (ja) | 1996-03-29 | 1996-03-29 | 論理回路及びその設計方法 |
| US08/827,506 US5990706A (en) | 1996-03-29 | 1997-03-28 | Logic circuit and method of designing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07699296A JP3575909B2 (ja) | 1996-03-29 | 1996-03-29 | 論理回路及びその設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09270701A true JPH09270701A (ja) | 1997-10-14 |
| JP3575909B2 JP3575909B2 (ja) | 2004-10-13 |
Family
ID=13621284
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| Application Number | Title | Priority Date | Filing Date |
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| US (1) | US5990706A (ja) |
| JP (1) | JP3575909B2 (ja) |
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- 1996-03-29 JP JP07699296A patent/JP3575909B2/ja not_active Expired - Fee Related
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