CN114203229A - 存储器装置及其操作方法 - Google Patents

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Abstract

一种存储器装置包括：第一电路；第二电路；以及自适应体偏压产生器，其被配置为接收频率检测信息或者温度检测信息，以响应于所述频率检测信息或者所述温度检测信息将第一正体偏压或者第一反体偏压施加至所述第一电路，并且响应于所述频率检测信息或者所述温度检测信息将第二正体偏压或者第二反体偏压施加至所述第二电路。

Description

存储器装置及其操作方法
相关申请的交叉引用
本申请要求于2020年9月2日在韩国知识产权局提交的韩国专 利申请No.10-2020-0111528的优先权，该申请的公开内容以引用方 式全文并入本文中。
技术领域
本发明构思涉及一种存储器装置及其操作方法。
背景技术
通常，使用体偏压来动态地调整晶体管的阈电压。可以使用体 偏压来调谐电路的行为，以满足功率和性能规范。例如，正体偏压降 低晶体管的阈电压，反体偏压升高晶体管的阈电压。在这种情况下， 将正体偏压设置为低于正常体偏压，而将反体偏压设置为高于正常体 偏压。源极电压与体电压之间的电压差影响阈电压，因此，可将体视 为用于调谐晶体管导通/截止的第二栅极。
发明内容
示例实施例提供了一种根据环境信息应用自适应体偏压的存储 器装置及其操作方法。
根据本发明构思的示例实施例，一种存储器装置包括：第一电 路；第二电路；以及自适应体偏压产生器，其被配置为接收频率检测 信息或者温度检测信息，以响应于所述频率检测信息或者所述温度检 测信息将第一正体偏压或者第一反体偏压施加至所述第一电路，并且 响应于所述频率检测信息或者所述温度检测信息将第二正体偏压或 者第二反体偏压施加至所述第二电路。
根据本发明构思的示例实施例，一种存储器装置的操作方法包 括：检测至少一个偏压参数；根据所述至少一个偏压参数设置体偏压；
以及将所述体偏压施加至电路，其中，所述体偏压的的设置包括：将 第一正体偏压或者第一反体偏压设置为用于速度路径的第一体偏压；
以及将第二正体偏压或者第二反体偏压设置为用于泄漏路径的第二 体偏压。
根据本发明构思的示例实施例，一种存储器装置包括：存储器 单元；以及位线感测放大器，其被配置为通过连接至各个存储器单元 的位线和互补位线感测存储在各个的存储器单元中的数据，其中，利 用正体偏压驱动所述位线感测放大器中的第一位线感测放大器，或者 利用反体偏压驱动所述位线感测放大器中的第二位线感测放大器。
附图说明
将从结合附图的以下详细描述中更清楚地理解本发明构思的以 上和其它特征，在附图中：
图1是示出根据本公开的示例实施例的存储器装置的图；
图2是示出根据本公开的示例实施例的存储器装置的图；
图3A是示出图2所示的速度路径区域中的核心区域的图；
图3B是示出利用图2所示的速度路径区域中的具有高k金属栅 极(HKMG)的晶体管实施的电路的图；
图4是示出图2所示的速度路径区域中的数据处理电路的图；
图5A是示出基于频率的用于速度路径区域和泄漏路径区域的体 偏压的表，图5B是示出基于温度的用于速度路径区域和泄漏路径区 域的体偏压的表；
图6是示出根据本公开的另一示例实施例的存储器装置的图；
图7是示出根据本公开的示例实施例的用于各个模式下的核心 电路和外围电路的偏置电压的图；
图8A、图8B、图8C、图8D、图8E和图8F是示出不同地设置 感测放大器的偏压条件以反映处理中的不匹配的图；
图9是示出根据本公开的示例实施例的自适应偏压被设置为补 偿行锤的图；
图10是示出根据本公开的示例实施例的基于访问次数不同地设 置偏压条件的图；
图11是示出根据本公开的示例实施例的存储器装置的偏压施加 方法的流程图；
图12是示出根据本公开的示例实施例的存储器装置的图；并且
图13是示出根据本公开的示例实施例的执行至少一个命令/地 址校准的存储器系统的图。
具体实施方式
下文中，现在将参照附图详细描述本公开的示例实施例。
图1是示出根据本公开的示例实施例的存储器装置100的图。 参照图1，存储器装置100可包括频率检测器101、温度检测器102、 自适应体偏压产生器103、速度路径104和泄漏路径105。
在示例实施例中，存储器装置100可以实施为易失性存储器。 例如，易失性存储器可包括动态随机存取存储器(DRAM)、同步DRAM (SDRAM)、双数据速率SDRAM(DDR SDRAM)、低功率双数据速率SDRAM (LPDDR SDRAM)、图形双数据速率SDRAM(GDDR SDRAM)、rambus DRAM(RDRAM)和静态RAM(SRAM)中的至少一个。在另一示例实施例中， 存储器装置100可以实施为非易失性存储器。例如，非易失性存储器 可包括NAND闪速存储器、相变RAM(PRAM)、磁阻RAM(MRAM)、电 阻RAM(ReRAM)、铁电RAM(FRAM)和NOR闪速存储器之一。
频率检测器101可以确定在存储器装置100中接收的时钟的频 率是否高于参考频率，并且输出频率检测信息FDI。例如，频率检测 信息FDI可以指示接收到的时钟的频率高于参考频率。
温度检测器102可以确定存储器装置100的内部温度是否高于 参考温度，并且输出温度检测信息TDI。例如，温度检测信息TDI可 以指示内部温度高于参考温度。
自适应体偏压产生器103可以接收频率检测器101的频率检测 信息FDI或者温度检测器102的温度检测信息TDI，利用频率检测信 息FDI或温度检测信息TDI产生偏置电压FBB_SP、RBB_SP、FBB_LP 和RBB_LP，并且将偏置电压FBB_SP、RBB_SP、FBB_LP和RBB_LP中 的最佳偏置电压施加至速度路径(或第一电路)104或泄漏路径(或 第二电路)105。
在示例实施例中，自适应体偏压产生器103可以利用频率检测 信息FDI或者温度检测信息TDI将第一正体偏置电压FBB_SP和第一 反体偏置电压RBB_SP之一施加至速度路径104。在这种情况下，第 一正体偏置电压FBB_SP可以被设置为低于正常体偏压(NBB)，第一 反体偏置电压RBB_SP可以被设置为高于正常体偏压(NBB)。
例如，自适应体偏压产生器103可以响应于指示频率高于参考 频率的频率检测信息FDI将第一正体偏置电压FBB_SP施加至第一电 路104，并且响应于指示频率低于参考频率的频率检测信息FDI将第 一反体偏置电压RBB_SP施加至第一电路104。
例如，自适应体偏压产生器103可以响应于指示温度低于参考 温度的温度检测信息TDI将第一正体偏置电压FBB_SP施加至第一电 路104，并且响应于指示温度高于参考温度的温度检测信息TDI将第 一反体偏置电压RBB_SP施加至第一电路104。
在示例实施例中，自适应体偏压产生器103可以利用频率检测 信息FDI或者温度检测信息TDI将第二正体偏置电压FBB_LP和第二 反体偏置电压RBB_LP之一施加至泄漏路径105。在这种情况下，第 二正体偏置电压FBB_LP可以被设置为低于正常体偏压(NBB)，并且 第二反体偏置电压RBB_LP可以被设置为高于正常体偏压(NBB)。
例如，自适应体偏压产生器103可以响应于指示频率高于参考 频率的频率检测信息FDI将第二正体偏置电压FBB_LP施加至第二电 路105，并且响应于指示频率低于参考频率的频率检测信息FDI将第 二反体偏置电压RBB_LP施加至第二电路105。
例如，自适应体偏压产生器103可以响应于指示温度低于参考 温度的温度检测信息TDI将第二正体偏置电压FBB_LP施加至第二电 路105，并且响应于指示温度高于参考温度的温度检测信息TDI将第 二反体偏置电压RBB_LP施加至第二电路105。
速度路径104可包括考虑存储器装置100中的速度的电路。例 如，速度路径104可包括存储器核心电路或者与数据路径关联的电路。
泄漏路径105可包括考虑存储器装置100中的泄漏电流的电路。 例如，泄漏路径105可包括与设置存储器装置100的操作模式关联的 电路。
虽然图1所示的存储器装置100包括频率检测器101和温度检 测器102，但是本公开不限于此。根据本公开的存储器装置可以实施 为在不具有频率检测器和温度检测器的情况下从外部装置(例如，控 制器)接收频率检测信息或者温度检测信息。
根据本公开的示例实施例的存储器装置100可以利用频率检测 信息FDI或温度检测信息TDI将最佳体偏压提供至速度路径104和泄 漏路径105。
可以根据存储器装置100的配置不同地选择速度路径104和泄 漏路径105。
下文中，第一正体偏置电压FBB_SP、第一反体偏置电压RBB_SP、 第二正体偏置电压FBB_LP和第二反体偏置电压RBB_LP可统称作偏置 电压。另外，FBB可用于指示正向偏置电压，并且RBB可用于指示反 向偏置电压。
图2是示出根据本公开的示例实施例的存储器装置200的图。 参照图2，存储器装置200可包括自适应体偏压产生器203、存储器 单元阵列210、行解码器(ROWDEC)220、输入/输出感测放大器电路 (IOSA)230、数据处理电路240、输入/输出(I/O)电路250和模 式设置电路260。
存储器装置200可包括具有高k金属栅极(HKMG)的至少一个 晶体管。作为绝缘体材料的高k材料通常具有高介电常数和相对大的 带隙，因此与硅相比具有稳定性。存储器装置200内的部件可被划分 为速度路径SP和泄漏路径LP。例如，模式设置电路260可为泄漏路 径(LP)区域，并且数据处理电路240以及存储器单元阵列210的一 些部分可为速度路径(SP)区域。
自适应体偏压产生器203可以优选地利用频率检测信息FDI或 温度检测信息TDI将偏置电压FBB_SP、RBB_SP、FBB_LP和RBB_LP 提供至速度路径(SP)区域和泄漏路径(LP)区域。
在示例实施例中，自适应体偏压产生器203可以以高于特定频 率的频率将FBB施加至速度路径(SP)区域并且将RBB施加至泄漏路 径(LP)区域。
在示例实施例中，自适应体偏压产生器203可以以低于特定频 率的频率将RBB施加至速度路径(SP)区域和泄漏路径(LP)区域二 者。
在示例实施例中，自适应体偏压产生器203可以在低温下将FBB 施加至速度路径(SP)区域并且将(RBB)施加至泄漏路径(LP)区 域。
在示例实施例中，自适应体偏压产生器203可以在高温下将RBB 施加至速度路径(SP)区域和泄漏路径(LP)区域二者。在示例实施 例中，速度路径(SP)区域和泄漏路径(LP)区域可以通过不同的功 率控制电路接收自适应体偏压(ABB)。
在示例实施例中，自适应体偏压产生器203可以产生对应于频 率和温度的特定代码，以控制速度路径(SP)区域和泄漏路径(LP) 区域的体偏压。
在示例实施例中，自适应体偏压产生器203可以基于特定代码 产生速度路径(SP)区域和泄漏路径(LP)区域的体偏压电平。
在示例实施例中，存储器单元阵列210的核心区域212和数据 处理电路240可以被设置为速度路径(SP)区域。
数据处理电路240可包括通过数据线RWDIO连接至输入/输出感 测放大器电路(IOSA)230的感测放大器模块(SAMDL)242和连接至 总线BUS的缓冲器。输入/输出电路250可以从数据处理电路240接 收数据和将接收到的数据输出至外部装置(例如，存储器控制器)， 或者从外部装置接收数据和将接收到的数据发送至数据处理电路 240。
模式设置电路260可以存储用于操作存储器装置200所需的操 作模式。模式设置电路260可包括测试模式寄存器集(TMRS)单元以 及测试和DC电路。另外，模式设置电路260可以被设置为泄漏路径(LP)区域，如图2所示。
图3A是示出图2所示的速度路径(SP)区域中的核心区域212 的图。参照图3A，核心区域212可包括连接至字线WL和位线BL的 存储器单元CELL(例如，一个晶体管+一个电容器)、位线感测放大 器BLSA和本地线路复用器LGIOMUX。
位线感测放大器BLSA可以响应于公共源极线CSL的电压感测位 线BL与互补位线BLB之间的电压差。这里，存储器单元可以连接在 位线BL与字线WL之间。
位线BL可以连接至本地输入/输出线LIO，互补位线BLB可以连 接至互补本地输入/输出线LIOB。
输入/输出感测放大器电路(IOSA)230可以感测全局输入/输出 线GIO与互补全局输入/输出线GIOB之间的电压差。
根据本公开的示例实施例的位线感测放大器BLSA和本地线路复 用器LGIOMUX可以被设置为速度路径(SP)区域。
根据本公开的速度路径(SP)区域可包括利用具有高k金属栅 极(HKMG)的晶体管实施的电路。
图3B是示出利用图2所示的速度路径区域中的具有HKMG的晶 体管实施的电路的图。参照图3B，核心区域212中的位线感测放大 器BLSA可以利用具有HKMG的至少一个晶体管来实施。在示例实施例 中，FBB可在特定条件下被施加至位线感测放大器BLSA。在另一示例 实施例中，RBB可在特定条件下被施加至位线感测放大器BLSA。
图4是示出图2所示的速度路径(SP)区域中的数据处理电路 240的图。参照图4，数据处理电路240可包括执行数据错误校正的 错误校正码(ECC)引擎、通过综合征SNDRMB产生错误ERR的解码器 以及连接至感测线SAIO的歪斜写数据校正电路DINPAR和连接至感测线SAIO的歪斜读数据校正电路DOUTPAR。这里，歪斜写数据校正电 路DINPAR和歪斜读数据校正电路DOUTPAR可以通过控制信号DM_MWR 和RDBI激活。
ECC引擎中的每一个可以通过以下步骤来执行错误校正操作：分 别从数据线RWDIO和奇偶校验线RWDIO_PRTY接收数据和对应的奇偶 校验，并且输出奇偶校验错误值PRTY_XOR_E。在示例实施例中，可 以响应于写数据测试信号WDIO_PBT确定奇偶校验线RWDIO_RRTY的激 活。通过信号OPID为数据线RWDIO预充电。
根据本公开的示例实施例的数据处理电路240可以被设置为速 度路径(SP)区域。
图5A是示出基于频率的用于速度路径区域和泄漏路径区域的体 偏压的表。参照图5A，当频率(高)高于参考频率时，可以将正体 偏压FBB施加至速度路径，并且将反体偏压RBB施加至泄漏路径。当 频率(低)低于参考频率时，可以将反体偏压RBB施加至速度路径和泄漏路径二者。
应该理解，图5A所示的用于速度路径和泄漏路径的频率相关的 偏压设置仅是示例。
图5B是示出基于温度的用于速度路径区域和泄漏路径区域的体 偏压的表。参照图5B，当温度(冷)低于参考温度时，可以将正体 偏压FBB施加至速度路径和泄漏路径二者。
另一方面，当温度(热)高于参考温度时，可以将反体偏压RBB 施加至速度路径和泄漏路径二者。
应该理解，图5B所示的用于速度路径和泄漏路径的温度相关的 偏压设置仅是示例。
根据本公开，可以产生对应于多个模式的多个偏置电压。
图6是示出根据本公开的另一示例实施例的存储器装置300的 图。参照图6，存储器装置300可包括偏置电路303、核心电路310 和外围电路320。
偏置电路303可为自适应体偏压产生器，并且响应于模式信息 MDj(j是大于或等于2的整数)产生用于核心电路310的第一偏置 电压VBB_C_MD1至VBB_C_MDi和用于外围电路320的第二偏置电压 VBB_P_MD1至VBB_P_MDi。
如图6所示，根据接收到的模式信息MDj(j是正整数)，偏置 电路303可以产生用于核心电路310的第一偏置电压VBB_C_MDi(i 是大于或等于j的整数)和用于外围电路320的第二偏置电压VBB_P_MDi，将第一偏置电压VBB_C_MDi施加至核心电路310，并且 将第二偏置电压VBB_P_MDi施加至外围电路320。
图7是示出根据本公开的示例实施例的在各个模式下用于核心 电路和外围电路的偏置电压的图。参照图7，基于频率和温度示出了 在各个模式下用于核心电路310和外围电路320的偏置电压。
第一模式MD1是当频率(高)高于参考频率并且温度(低)低 于参考温度时的操作模式。在这种情况下，可以将第一偏置电压 VBB_C_MD1施加至核心电路310，并且可以将第二偏置电压VBB_P_MD1 施加至外围电路320。
第二模式MD2是当频率(高)高于参考频率并且温度(高)高 于参考温度时的操作模式。在这种情况下，可以将第一偏置电压 VBB_C_MD2施加至核心电路310，并且可以将第二偏置电压VBB_P_MD2 施加至外围电路320。
第三模式MD3是当频率(低)低于参考频率并且温度(低)低 于参考温度时的操作模式。在这种情况下，可以将第一偏置电压 VBB_C_MD3施加至核心电路310，并且可以将第二偏置电压VBB_P_MD3 施加至外围电路320。
第四模式MD4是当频率(低)低于参考频率并且温度(高)高 于参考温度时的操作模式。在这种情况下，可以将第一偏置电压 VBB_C_MD4施加至核心电路310，并且可以将第二偏置电压VBB_P_MD4 施加至外围电路320。
在图1至图7中，分别将不同的体偏压施加至速度路径区域和 泄漏路径区域。然而，本公开不限于此。根据本公开，可以为了处理 原因将不同的体偏压施加至相同区域。
图8A至图8F是示出不同地设置感测放大器的偏压条件以反映 处理中的不匹配的图。
在图8A所示的感测放大器中，与正常晶体管T1、T1B、T2、T2B、 T3和T4相比，上拉晶体管PM1和PM2和下拉晶体管NM1和NM2在驱 动能力方面相对低。这里，上拉晶体管PM1和PM2连接至本地输入/ 输出线LA，下拉晶体管NM1和NM2连接至互补本地输入/输出线LAB。 这里，可以提供对应于正常晶体管T1、T1B、T2、T2B、T3和T4的控 制信号P1、P2、P3和PEQ。在这种情况下，可以将正体偏压FBB施 加至感测放大器中的上拉/下拉晶体管PM1、PM2、NM1和NM2中的每 一个。
在图8B所示的感测放大器中，与正常晶体管T1、T1B、T2、T2B、 T3和T4相比，上拉晶体管PM1和PM2和下拉晶体管NM1和NM2在驱 动能力方面相对高。在这种情况下，可以将反体偏压RBB施加至感测 放大器中的上拉/下拉晶体管PM1、PM2、NM1和NM2中的每一个。
在图8C所示的感测放大器中，与正常晶体管T1、T1B、T2、T2B、 T3和T4相比，上拉晶体管PM1和PM2的驱动能力更低；并且与正常 晶体管T1、T1B、T2、T2B、T3和T4相比，下拉晶体管NM1和NM2 的驱动能力更高。在这种情况下，可以将正体偏压FBB施加至上拉晶 体管PM1和PM2中的每一个，并且可以将反体偏压RBB施加至感测放 大器中的下拉晶体管NM1和NM2中的每一个。
在设置有HKMG的存储器芯片中，仅在位线感测放大器BLSA的 晶体管中的一些晶体管(例如，上拉/下拉晶体管PM1、PM2、NM1和 NM2)中设置HKMG。如图8D、图8E和图8F所示，上拉/下拉晶体管 PM1、PM2、NM1和NM2中的每一个可为利用HKMG实施的晶体管，并 且其它晶体管(例如，正常晶体管T1、T1B、T2、T2B、T3和T4)中 的每一个可为不利用HKMG实施的晶体管。
在图8D所示的感测放大器中，上拉晶体管PM1和PM2以及下拉 晶体管NM1和NM2可以利用HKMG来实施，并且接收正体偏压FBB。
在图8E所示的感测放大器中，上拉晶体管PM1和PM2以及下拉 晶体管NM1和NM2可以利用HKMG来实施，并且接收反体偏压RBB。
在图8F所示的感测放大器中，上拉晶体管PM1和PM2以及下拉 晶体管NM1和NM2可以利用HKMG来实施。上拉晶体管PM1和PM2中 的每一个可以接收正体偏压FBB，并且下拉晶体管NM1和NM2中的每 一个可以接收反体偏压RBB。
具体地说，可以通过将自适应体偏压(ABB)施加至设置有HKMG 的位线感测放大器BLSA的晶体管来优化开/关(OC)特性。在示例实 施例中，当OC速度低时，可以施加FBB以提高OC速度，并且当OC 速度快时，可以施加RBB以调整OC速度分布。在示例实施例中，可 以通过将n型金属氧化物半导体(NMOS)晶体管放大器(NSA)和p 型金属氧化物半导体(PMOS)晶体管放大器(PSA)的体偏压组合来 自适应地设置共用模式。
在设置有HKMG的存储器芯片中，可以基于访问次数针对各个存 储体(bank)不同地设置配置阵列的体电压VBB。
图9是示出根据本公开的示例实施例的自适应偏压被设置为补 偿行锤(rowhammer)(R/H)的图。参照图9，体偏置电压VBB被设 置为在高温HT时高于在低温CT时。然而，与不受行锤攻击的单元相 比，受到行锤攻击的单元(换句话说，连接至被频繁访问的字线WL 的单元)可具有更差的tRCD/tRDL。在这种情况下，如果较深地施加 体偏置电压VBB，则势垒可能更高，R/H特性可以得到改善。
图9所示的
Figure BDA0003243173510000112
和
Figure BDA0003243173510000111
指示基于访问次数针对每个存储体不同 地控制体偏压。
图10是示出根据本公开的示例实施例的基于访问次数不同地设 置偏压条件的图。参照图10，当访问次数小于最小阈值TH_mim时， 可以执行对应于
Figure BDA0003243173510000113
的体偏压控制。当访问次数在最小阈值TH_mim与 最大阈值TH_max之间时，可以执行对应于
Figure BDA0003243173510000114
的体偏压控制。当访问 次数大于最大阈值TH_max时，可以执行对应于
Figure BDA0003243173510000115
的体偏压控制。图 10所示的
Figure BDA0003243173510000118
和
Figure BDA0003243173510000117
对应于图9所示的那些。
图11是示出根据本公开的示例实施例的存储器装置的偏压施加 方法的流程图。参照图11，可以如下处理根据本公开的示例实施例 的存储器装置的偏压施加方法。
可以检测设置体偏压所需的偏压参数(S110)。例如，偏压参 数可为操作频率、操作温度等。
接着，可以利用偏压参数设置体偏压(S120)。在示例实施例 中，可以基于预定的区域不同地设置体偏压。在示例实施例中，预定 的区域可包括速度路径区域和泄漏路径区域。在另一示例实施例中， 预定的区域可包括核心区域和外围区域。之后，可以将设置的体偏压 施加至对应的电路(S130)。
在示例实施例中，体偏压的设置(S120)可包括：将第一正体 偏压和第一反体偏压之一设置为用于速度路径的第一体偏压；以及将 第二正体偏压和第二反体偏压之一设置为用于泄漏路径的第二体偏 压。
在示例实施例中，至少一个偏压参数可包括接收到的时钟的频 率或者存储器装置的内部温度。在示例实施例中，速度路径可包括存 储器单元阵列的位线感测放大器和感测放大器电路。在示例实施例中， 泄漏路径可包括模式设置电路。在示例实施例中，可以从外部装置接 收用于设置体偏压的偏压模式信息。可以利用偏压模式信息和至少一 个偏压参数设置体偏压。
图12是示出根据本公开的示例实施例的存储器装置700的图。 参照图12，存储器装置700可包括自适应体偏压产生器703、存储器 单元阵列710、行解码器720、列解码器730、感测放大器电路740、 地址寄存器750、存储体控制逻辑752、刷新计数器754、行地址复用器(RA MUX)756、列地址锁存器758、控制逻辑760、修复控制电 路766、时序控制电路764、输入/输出门控电路770、错误校正电路 780、数据输入/输出缓冲器782和并行位测试(PBT)电路790。
自适应体偏压产生器703可以根据环境信息将最佳值的偏置电 压施加至存储器装置700，如图1至图11所示。
存储器单元阵列710可包括第一存储体711至第八存储体718。 应该理解，存储器单元阵列710中的存储体的数量不限于此。例如， 存储器单元阵列710可包括多于或少于八个的存储体。
行解码器720可包括分别连接至第一存储体711至第八存储体 718的第一存储体行解码器721至第八存储体行解码器728。
列解码器730可包括分别连接至第一存储体711至第八存储体 718的第一存储体列解码器731至第八存储体列解码器738。
感测放大器电路740可包括分别连接至第一存储体711至第八 存储体718的第一存储体感测放大器741至第八存储体感测放大器 748。
第一存储体711至第八存储体718、第一存储体行解码器721 至第八存储体行解码器728、第一存储体列解码器731至第八存储体 列解码器738以及第一存储体感测放大器741至第八存储体感测放大 器748可以分别配置第一存储体至第八存储体。第一存储体711至第 八存储体718中的每一个可包括形成在字线WL与位线BL彼此交叉的 点处的多个存储器单元MC。
地址寄存器750可以从外部存储器控制器接收并存储具有存储 体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。 地址寄存器750可以将接收到的存储体地址BANK_ADDR提供至存储体 控制逻辑752，将接收到的行地址ROW_ADDR提供至行地址复用器756， 并且将接收到的列地址COL_ADDR提供至列地址锁存器758。
存储体控制逻辑752可以响应于存储体地址BANK_ADDR产生存 储体控制信号。响应于存储体控制信号，可以激活对应于第一存储体 行解码器721至第八存储体行解码器728中的存储体地址BANK_ADDR 的存储体行解码器。响应于存储体控制信号，可以激活对应于第一存 储体列解码器731至第八存储体列解码器738中的存储体地址 BANK_ADDR的存储体列解码器。
行地址复用器756可以从地址寄存器750接收行地址ROW_ADDR， 并且从刷新计数器754接收刷新行地址REF_ADDR。行地址复用器756 可以选择性地输出行地址ROW_ADDR或者刷新行地址REF_ADDR作为行 地址RA。可以将从行地址复用器756输出的行地址RA施加至第一存 储体行解码器721至第八存储体行解码器728中的每一个。
在第一存储体行解码器721至第八存储体行解码器728中，通 过存储体控制逻辑752激活的存储体行解码器可以解码从行地址复 用器756输出的行地址RA，以激活对应于行地址的字线。例如，激 活的存储体行解码器可以将字线驱动电压施加至对应于行地址的字 线。另外，激活的存储体行解码器可以与激活对应于行地址的字线同 时地激活对应于从修复控制电路766输出的冗余行地址的冗余字线。
列地址锁存器758可以从地址寄存器750接收列地址COL_ADDR， 并且临时存储接收到的列地址COL_ADDR。另外，列地址锁存器758 可以在突发模式下逐渐增加接收到的列地址COL_ADDR。列地址锁存 器758可以将临时存储的或逐渐增加的列地址COL_ADDR应用于第一 存储体列解码器731至第八存储体列解码器738中的每一个。
在第一存储体列解码器731至第八存储体列解码器738中，通 过存储体控制逻辑752激活的存储体列解码器可以通过输入/输出门 控电路770激活对应于存储体地址BANK_ADDR和列地址COL_ADDR的 感测放大器。另外，激活的存储体列解码器可以响应于从修复控制电 路766输出的列修复信号CRP执行列修复操作。
控制逻辑760可以控制存储器装置700的操作。例如，控制逻 辑760可以产生用于存储器装置700的控制信号，以执行写操作或者 读操作。控制逻辑760可包括用于解码从存储器控制器接收的命令 CMD的命令解码器761和用于设置存储器装置700的操作模式的模式 寄存器762。
例如，命令解码器761可以解码写使能信号(/WE)、行地址选 通信号(/RAS)、列地址选通信号(/CAS)、芯片选择信号(/CS) 等，以产生对应于命令CMD的操作控制信号ACT、PCH、WR和RD。控 制逻辑760可以将操作控制信号ACT、PCH、WR和RD提供至时序控制 电路764。控制信号ACT、PCH、WR和RD可包括有源信号ACT、预充 电信号PCH、写信号WR和读信号RD。响应于操作控制信号ACT、PCH、 WR和RD，时序控制电路764可以产生用于控制字线WL的电压电平的 第一控制信号CTL1和用于控制位线BL的电压电平的第二控制信号 CTL2，并且将第一控制信号CTL1和第二控制信号CTL2提供至存储器 单元阵列710。
修复控制电路766可以基于地址ADDR(或访问地址)中的行地 址ROW_ADDR和列地址COL_ADDR以及用于字线中的每一条的融合信息 针对存储体中的至少一个产生用于控制第一单元区域和第二单元区 域的修复操作的修复控制信号CRP。修复控制电路766可以将冗余行 地址提供至对应的存储体行解码器，将列修复信号CRP提供至对应的 存储体列解码器，并且将选择信号和使能信号SRA提供至对应的冗余 阵列块相关的块控制电路。
另外，在存储在模式寄存器762中的硬封装后修复(hPPR)模 式中，修复控制电路766可以响应于地址ADDR产生hPPR字线激活信 号。在存储在模式寄存器762中的软封装后修复(sPPR)模式中，修 复控制电路766可以响应于地址ADDR产生sPPR字线激活信号 sPPR_WL_EN。此外，在存储在模式寄存器762中的sPPR_OFF模式中， 修复控制电路766可以关断sPPR逻辑，并且产生正常字线激活信号， 以访问先前的数据。在示例实施例中，修复控制电路766可以基于地 址ADDR和融合信息改变修复单元。例如，修复控制电路766可以基 于地址ADDR和融合信息改变修复地址位的类型和数量。
在输入/输出门控电路770中，与用于门控输入/输出数据的电 路一起，输入/输出门控电路中的每一个可包括输入数据屏蔽逻辑、 用于存储从第一存储体711至第八存储体718输出的数据的读数据锁 存器以及用于将数据写至第一存储体711至第八存储体718的写驱动 器。
要通过第一存储体711至第八存储体718中的一个存储体读取 的码字CW可以通过对应于所述一个存储体的感测放大器来感测，并 且存储在读数据锁存器中。可以在通过错误校正电路780执行ECC 解码之后通过数据输入/输出缓冲器782将存储在读数据锁存器中的 码字CW提供至存储器控制器。可以在通过错误校正电路780执行ECC 编码之后，通过写驱动器将要写至第一存储体711至第八存储体718 中的一个存储体的数据DQ写至所述一个存储体。
数据输入/输出缓冲器782可以基于从存储器控制器提供的时钟 信号CLK在写操作中将数据DQ提供至错误校正电路780，并且在读 操作中将数据DQ从错误校正电路780提供至存储器控制器。
错误校正电路780可以基于在写操作中从数据输入/输出缓冲器 782提供的数据DQ的数据位产生奇偶校验位，并且将包括数据DQ和 奇偶校验位的码字CW提供至输入/输出门控电路770，并且输入/输 出门控电路770可以将码字写至存储体。
另外，错误校正电路780可以在读操作中从输入/输出门控电路 770接收由一个存储体读取的码字CW。错误校正电路780可以利用读 码字CW中包括的奇偶校验位相对于数据DQ执行ECC解码，以校正数 据DQ中包括的至少一个错误位，并且将校正的数据DQ提供至数据输 入/输出缓冲器782。
PBT电路790可以利用从测试器接收的测试数据对存储体中的 每一个执行并行测试操作，当错误校正可能时执行修复操作，并且根 据结果输出结果值。
另外，无论对存储体的测试操作的结果值如何，PBT电路790 都可以响应于测试通过信号PBTPASS使对应的存储体通过。在示例实 施例中，可以在并行位测试操作期间从模式寄存器762输出测试通过 信号PBTPASS。
即使存储器装置700包括不能利用修复控制电路766修复的存 储体，也可以响应于测试通过信号PBTPASS利用屏蔽来处理这样的存 储体的输出端子。
图13是示出根据本公开的示例实施例的执行至少一个命令/地 址校准的存储器系统的图。
参照图13，存储器系统1000可包括控制器1800和存储器装置 1900。控制器1800可包括时钟(CK)产生器1801、命令/地址(CA) 产生器1802、命令/地址参考产生器1803、寄存器1804、比较器1806、 相位/时序控制器1808和数据输入/输出单元1810和1812。控制器1800可以通过时钟信号线将由时钟产生器1801产生的时钟信号CK 提供至存储器装置1900。
在示例实施例中，存储器系统1000可在接口中单独地包括用于 命令/地址参考信号CA_Ref的线。用于命令/地址参考信号CA_Ref 的线可以用于在校准模式下发送和接收作为命令/地址的参考值的命 令/地址参考信号CA_Ref。
可以将利用命令/地址的参考值的校准结果值提供至相位/时序 控制器1808，以调整命令/地址信号CA的相位/时序。用于命令/地 址参考信号CA_Ref的单独的线的有用之处在于可以与用于发送命令 /地址信号CA的操作同时地执行用于调整命令/地址信号CA的相位/ 时序的校准操作。
CA产生器1802可以产生响应于相位/时序控制器1808的控制信 号CTR调整了相位或时序的命令/地址信号CA，并且通过CA总线将 命令/地址信号CA发送至存储器装置1900。
可以按照与命令/地址产生器1802相同的方式来配置命令/地址 参考产生器1803，并且产生与从命令/地址产生器1802产生的命令/ 地址信号CA相同的第一命令/地址参考信号CA_Ref1。
可以将第一命令/地址参考信号CA_Ref1提供至寄存器1804。另 外，可以通过数据输出单元1812将第一命令/地址参考信号CA_Ref1 发送至CA参考总线(CA_Ref)，并且可以通过CA参考总线(CA_Ref) 将其提供至存储器装置1900。
寄存器1804可以存储第一命令/地址参考信号CA_Ref1。比较器 1806可以将存储在寄存器1804中的第一命令/地址参考信号CA_Ref1 与从数据输入单元1810输出的第三命令/地址参考信号CA_Ref3进行 比较。比较器1806可以通过将第一命令/地址参考信号CA_Ref1与第 三命令/地址参考信号CA_Ref3之间的数据进行比较来产生通过或失 败信号P/F。
相位/时序控制器1808可以根据比较器1806的通过或失败信号 P/F来产生指示命令/地址信号CA的相移的控制信号CTR。基于控制 信号CTR，可以调整命令/地址信号CA的相位或时序，以产生相位调 整的命令/地址信号CA。
数据输入单元1810可以接收通过CA参考总线(CA_Ref)从存 储器装置1900发送的第二命令/地址参考信号CA_Ref2，并且将接收 到的第二命令/地址参考信号CA_Ref2发送至比较器1806作为第三命 令/地址参考信号CA_Ref3。
数据输出单元1812可以接收从命令/地址参考产生器1803产生 的第一命令/地址参考信号CA_Ref1，并且将接收到的第一命令/地址 参考信号CA_Ref1发送至CA参考总线(CA_Ref)。
存储器装置1900可包括时钟缓冲器1902、命令/地址(CA)接 收器1904、命令/地址参考接收器1906以及数据输入/输出单元1908 和1910。时钟缓冲器1902可以通过接收通过时钟信号线发送的时钟 信号CK来产生内部时钟信号ICK。响应于内部时钟信号ICK，CA接收器1904可以接收通过CA总线发送的芯片选择信号/CS、时钟使能 信号CKE和命令/地址信号CA。
时钟使能信号CKE可用作充当通过CA总线发送的命令/地址信 号CA的读命令的伪命令。当激活时钟使能信号CKE时，CA接收器1904 可以接收命令/地址信号CA。
数据输入单元1908可以从控制器1800接收通过CA参考总线 (CA_Ref)发送的第一命令/地址参考信号CA_Ref1，并且将接收到 的第一命令/地址参考信号CA_Ref1发送至命令/地址参考接收器 1906。命令/地址参考接收器1906可以以与CA接收器1904的方式相 同的方式来配置。命令/地址参考接收器1906可以响应于内部时钟信 号ICK通过接收通过CA参考总线(CA_Ref)发送的芯片选择信号/CS、 时钟使能信号CKE和第一命令/地址参考信号CA_Ref1来产生第二命 令/地址参考信号CA_Ref2。
第二命令/地址参考信号CA_Ref2可以与响应于内部时钟信号 ICK通过接收通过CA总线发送的芯片选择信号/CS、时钟使能信号CKE 和命令/地址参考信号CA从CA接收器1904输出的信号相同。可以通 过数据输出单元1910将第二命令/地址参考信号CA_Ref2发送至CA 参考总线(CA_Ref)。
现在，将描述在存储器系统1000中执行的CA校准。控制器1800 的CA产生器1802可以响应于相位/时序控制器1808的控制信号CTR 调整命令/地址信号CA的相位或时序，并且将命令/地址信号CA发送 至CA总线。命令/地址参考产生器1803可以产生与命令/地址信号CA相同的第一命令/地址参考信号CA_Ref1，并且将第一命令/地址参 考信号CA_Ref1发送至CA参考总线(CA_Ref)。
存储器装置1900的CA参考接收器1906可以响应于内部时钟信 号ICK和时钟使能信号CKE通过接收第一命令/地址参考信号 CA_Ref1来产生第二命令/地址参考信号CA_Ref2。可以通过CA参考 总线(CA_Ref)来发送存储器装置1900的第二命令/地址参考信号CA_Ref2。
控制器1800可以将通过CA参考总线(CA_Ref)发送的第二命 令/地址参考信号CA_Ref2发送至比较器1806作为第三命令/地址参 考信号CA_Ref3。比较器1806可以比较第一命令/地址参考信号 CA_Ref1与第三命令/地址参考信号CA_Ref3之间的数据，以产生通 过或失败信号P/F。相位/时序控制器1808可以根据比较器1806的 通过或失败信号P/F产生指示命令/地址信号CA的相移的控制信号 CTR。CA产生器1802可以根据控制信号CTR产生相位调整的命令/地 址信号CA。
通过重复上述CA校准操作，控制器1800的相位/时序控制器 1808可以将通过(P)位置的中间确定为命令/地址信号CA窗口的中 间，产生命令/地址信号CA使得命令/地址信号CA窗口的中间对应于 时钟信号CK的边沿，并且将产生的命令/地址信号CA提供至存储器装置1900。因此，存储器装置1900可以接收有效窗口的中间对应于 时钟信号CK的上升沿和下降沿(例如，一对时钟信号CK和CKB的上 升沿和下降沿)的命令/地址信号CA。
根据本公开的示例实施例的存储器系统1000中包括的存储器装 置1900可以控制体偏压模式。
控制器1800可包括用于基于存储器装置1900的环境信息(例 如，频率信息和温度信息)产生体偏压模式的模式产生器1820。
存储器装置1900可包括用于在操作期间接收体偏压模式信息并 且将最佳体偏置电压提供至预定的区域的自适应体偏压产生器1920。
根据本公开的示例实施例的应用了高k金属栅极HKMG的存储器 芯片可以针对各块划分为速度路径和泄漏路径，并且可以基于温度和 频率(例如，读延迟)的组合针对各路径不同地调整体偏压。在示例 实施例中，可以在高于特定频率的频率(或在低温)下将正体偏压 FBB施加至速度路径，并且可以将反体偏压RBB施加至泄漏路径，以 提高裕度，并且可以在低于特定频率的频率(或者在高温)下将RBB 施加至速度路径和泄漏路径二者，从而优化功耗。
在根据本公开的示例实施例的设置有HKMG的存储器芯片的位线 感测放大器BLSA中，可以将HKMG提供至考虑阈电压失配的晶体管， 并且可以将PSiON施加至考虑可靠性的晶体管(例如，图8A、图8B 和图8C中的P2)，从而优化核心特性。
在示例实施例中，可以通过调整位线感测放大器的体偏压来优 化OC特性。结果，可以控制OC速度分布，并且可以实现D0/D1平衡。
设置有HKMG的存储器芯片可以针对各个块划分为速度路径和泄 漏路径，并且可包括用于结合频率和温度产生特定代码的电路以及用 于根据码值针对各路径产生不同的体偏压以控制偏压的电路。
在示例实施例中，在设置有HKMG的存储器芯片的位线感测放大 器BLSA中，HKMG可以仅设置在构成位线感测放大器BLSA的一些晶 体管中。
在示例实施例中，可以通过将自适应体偏压(ABB)施加至设置 有HKMG的位线感测放大器的晶体管来最小化作为OC特性的速度分布。
在示例实施例中，可以通过调整位线感测放大器BLSA中的NSA 和PSA的体方向来调整共用模式，从而实现D0/D1平衡。
在示例实施例中，可以基于访问次数针对各个存储体自适应地 设置体偏压。
在根据本公开的示例实施例的存储器装置及其操作方法中，可 以基于频率检测信息或温度检测信息将最佳体偏压施加至对应的电 路。
虽然上面示出并且描述了本公开的示例实施例，但是对本领域 技术人员来说显而易见的是，可以在不脱离如所附权利要求书中阐述 的本发明构思的范围的情况下对其进行修改和改变。

Claims (20)

1.一种存储器装置，包括：
第一电路；
第二电路；以及
自适应体偏压产生器，其被配置为接收频率检测信息或者温度检测信息，以响应于所述频率检测信息或者所述温度检测信息将第一正体偏压或者第一反体偏压施加至所述第一电路，并且响应于所述频率检测信息或者所述温度检测信息将第二正体偏压或者第二反体偏压施加至所述第二电路。
2.根据权利要求1所述的存储器装置，其中，所述第一电路是速度路径的一部分，并且
所述第二电路是泄漏路径的一部分。
3.根据权利要求1所述的存储器装置，还包括：频率检测器，其被配置为检测从外部装置接收的时钟的频率并且产生所述频率检测信息。
4.根据权利要求3所述的存储器装置，其中，所述自适应体偏压产生器响应于指示所述频率高于参考频率的所述频率检测信息将所述第一正体偏压施加至所述第一电路，并且
响应于指示所述频率低于所述参考频率的所述频率检测信息将所述第一反体偏压施加至所述第一电路。
5.根据权利要求4所述的存储器装置，其中，所述自适应体偏压产生器响应于指示所述频率高于所述参考频率的所述频率检测信息将所述第二正体偏压施加至所述第二电路，并且
响应于指示所述频率低于所述参考频率的所述频率检测信息将所述第二反体偏压施加至所述第二电路。
6.根据权利要求1所述的存储器装置，还包括：温度检测器，其被配置为检测所述存储器装置的内部温度并且产生所述温度检测信息。
7.根据权利要求6所述的存储器装置，其中，所述自适应体偏压产生器响应于指示所述温度低于参考温度的所述温度检测信息将所述第一正体偏压施加至所述第一电路，并且
响应于指示所述温度高于所述参考温度的所述温度检测信息将所述第一反体偏压施加至所述第一电路。
8.根据权利要求7所述的存储器装置，其中，所述自适应体偏压产生器响应于指示所述温度低于所述参考温度的所述温度检测信息将所述第二正体偏压施加至所述第二电路，并且
响应于指示所述温度高于所述参考温度的所述温度检测信息将所述第二反体偏压施加至所述第二电路。
9.根据权利要求1所述的存储器装置，其中，所述第一电路包括核心电路，
所述第二电路包括外围电路，并且
所述核心电路和所述外围电路中的至少一个包括具有高k金属栅极的至少一个晶体管。
10.一种存储器装置的操作方法，所述方法包括：
检测至少一个偏压参数；
根据所述至少一个偏压参数设置体偏压；以及
将所述体偏压施加至电路，
其中，所述体偏压的设置包括：
将第一正体偏压或者第一反体偏压设置为用于速度路径的第一体偏压；以及
将第二正体偏压或者第二反体偏压设置为用于泄漏路径的第二体偏压。
11.根据权利要求10所述的方法，其中，所述至少一个偏压参数包括时钟的频率或者所述存储器装置的内部温度。
12.根据权利要求10所述的方法，其中，所述速度路径包括存储器单元阵列的位线感测放大器和感测放大器电路，并且
所述位线感测放大器包括具有高k金属栅极的至少一个晶体管。
13.根据权利要求10所述的方法，其中，所述泄漏路径包括模式设置电路，并且
所述模式设置电路包括具有高k金属栅极的至少一个晶体管。
14.一种存储器装置，包括：
存储器单元；以及
位线感测放大器，其被配置为通过连接至各个存储器单元的位线和互补位线感测存储在各个存储器单元中的数据，
其中，利用正体偏压驱动所述位线感测放大器中的第一位线感测放大器，或者
利用反体偏压驱动所述位线感测放大器中的第二位线感测放大器。
15.根据权利要求14所述的存储器装置，其中，所述位线感测放大器中的第三位线感测放大器包括向其施加所述正体偏压的至少一个第一晶体管和向其施加所述反体偏压的至少一个第二晶体管。
16.根据权利要求14所述的存储器装置，其中，针对所述位线感测放大器中的对应的一个，基于所述存储器单元中的每一个被访问的次数不同地设置所述正体偏压和所述反体偏压。
17.根据权利要求14所述的存储器装置，其中，针对所述位线感测放大器中的对应的一个，基于存储在所述存储器单元中的每一个中的数据值不同地设置所述正体偏压和所述反体偏压。
18.根据权利要求14所述的存储器装置，其中，从外部装置接收频率检测信息或者温度检测信息，并且基于所述接收到的频率检测信息或者温度检测信息不同地设置所述正体偏压和所述反体偏压。
19.根据权利要求14所述的存储器装置，其中，所述位线感测放大器中的至少一个包括具有高k金属栅极的至少一个上拉晶体管或下拉晶体管。
20.根据权利要求19所述的存储器装置，其中，将所述正体偏压或所述反体偏压施加至所述至少一个上拉或下拉晶体管。
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