KR20230086446A - 저장 장치, 호스트 장치 및 그들의 동작 방법 - Google Patents

저장 장치, 호스트 장치 및 그들의 동작 방법 Download PDF

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Abstract

본 기술에 의한 호스트 장치의 동작 방법은 저장 장치의 저장 영역에 포함된 맵핑된 영역 및 맵핑되지 않은 영역 중, 테스트 수행 대상이 되는 영역을 결정하는 단계, 상기 결정된 영역에 대응하는 테스트 요청을 생성하는 단계 및 생성된 상기 테스트 요청을 상기 저장 장치로 전달하는 단계를 포함한다.

Description

저장 장치, 호스트 장치 및 그들의 동작 방법 {STORAGE DEVICE, HOST DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 저장 장치, 호스트 장치 및 그들의 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원의 반도체 메모리 장치는 2차원의 반도체 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 한편, 컨트롤러는 호스트 장치로부터의 요청에 따라 반도체 메모리 장치의 동작을 제어할 수 있다.
본 발명의 실시 예는 효율적으로 테스트 동작을 수행할 수 있는 저장 장치, 호스트 장치 및 그들의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 호스트 장치의 동작 방법은 저장 장치의 저장 영역에 포함된 맵핑된 영역 및 맵핑되지 않은 영역 중, 테스트 수행 대상이 되는 영역을 결정하는 단계, 상기 결정된 영역에 대응하는 테스트 요청을 생성하는 단계 및 생성된 상기 테스트 요청을 상기 저장 장치로 전달하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 저장 장치의 동작 방법은 외부 장치로부터 테스트 요청을 수신하는 단계, 상기 테스트 요청에 기초하여, 저장 장치의 저장 영역에 포함된 맵핑된 영역 및 맵핑되지 않은 영역 중 테스트 동작의 수행 대상이 되는 데이터 영역을 결정하는 단계, 상기 결정된 데이터 영역에 저장된 데이터를 리드하도록, 상기 저장 장치에 포함된 반도체 메모리 장치를 제어하는 단계, 상기 반도체 메모리 장치에 의해 리드된 데이터에 기초하여, 테스트 결과 정보를 생성하는 단계 및 상기 테스트 결과 정보를 상기 외부 장치로 전달하는 단계를 포함한다.
본 발명의 또다른 실시 예에 따른 저장 장치는 반도체 메모리 장치 및 컨트롤러를 포함한다. 상기 반도체 메모리 장치는 데이터를 저장하는 저장 영역을 포함한다. 상기 컨트롤러는 외부 장치로부터의 요청에 응답하여, 상기 반도체 메모리 장치에 대한 동작을 제어한다. 상기 컨트롤러는 상기 외부 장치로부터 테스트 요청을 수신하고, 상기 테스트 요청에 기초하여, 상기 저장 영역에 포함된 맵핑된 영역 및 맵핑되지 않은 영역 중 테스트 동작의 수행 대상이 되는 데이터 영역을 결정하며, 상기 결정된 데이터 영역에 저장된 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하고, 상기 반도체 메모리 장치에 의해 리드된 데이터에 기초하여, 테스트 결과 정보를 생성하며, 상기 테스트 결과 정보를 상기 외부 장치로 전달한다.
본 기술은 효율적으로 테스트 동작을 수행할 수 있는 저장 장치, 호스트 장치 및 그들의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러(200)를 포함하는 저장 장치(1000) 및 호스트 장치(300)를 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 저장 장치에 포함된 저장 영역을 설명하기 위한 도면이다.
도 8은 저장 장치에 포함된 저장 영역 중, 맵핑되지 않은 영역을 설명하기 위한 도면이다.
도 9는 호스트 장치로부터의 요청에 따른 반도체 메모리 장치의 테스트 동작을 설명하기 위한 도면이다.
도 10은 호스트 장치로부터 수신되는 테스트 요청을 설명하기 위한 도면이다.
도 11a 및 도 11b는 호스트 장치로부터의 테스트 요청에 기초하여, 맵핑된 영역에 대한 전체 테스트를 수행하는 저장 장치의 동작을 설명하기 위한 도면들이다.
도 12a 및 도 12b는 호스트 장치로부터의 테스트 요청에 기초하여, 맵핑된 영역에 대한 부분 테스트를 수행하는 저장 장치의 동작을 설명하기 위한 도면들이다.
도 13a 및 도 13b는 호스트 장치로부터의 테스트 요청에 기초하여, 맵핑되지 않은 영역에 대한 전체 테스트를 수행하는 저장 장치의 동작을 설명하기 위한 도면들이다.
도 14a 및 도 14b는 호스트 장치로부터의 테스트 요청에 기초하여, 맵핑되지 않은 영역에 대한 부분 테스트를 수행하는 저장 장치의 동작을 설명하기 위한 도면들이다.
도 15는 본 발명의 일 실시 예에 따른 호스트 장치의 동작 방법을 나타내는 순서도이다.
도 16은 본 발명의 일 실시 예에 따른 저장 장치의 동작 방법을 나타내는 순서도이다.
도 17은 도 16의 단계(S250)의 예시적인 실시 예를 나타내는 순서도이다.
도 18은 반도체 메모리 장치 및 컨트롤러를 포함하는 저장 장치(1000)를 보여주는 블록도이다.
도 19는 도 18의 저장 장치의 응용 예(2000)를 보여주는 블록도이다.
도 20은 도 19를 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러(200)를 포함하는 저장 장치(1000) 및 호스트 장치(300)를 나타내는 블록도이다.
도 1을 참조하면, 저장 장치(1000)는 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 또한 저장 장치(1000)는 외부 장치와 통신한다. 일 실시 예에서, 상기 외부 장치는 호스트 장치(300)일 수 있다. 본 명세서에서, 저장 장치(1000)는 호스트 장치(300)와 통신하는 것으로 설명하였으나 본 발명은 이에 한정되지 않는다. 즉, 호스트 장치(300) 이외에도 저장 장치(1000)와 통신하는 다른 형태의 장치들 또한 상기 외부 장치에 포함될 수 있다.
컨트롤러(200)는 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한 컨트롤러(200)는 호스트 장치(300)로부터 수신한 동작 요청에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이(110)를 포함한다. 실시 예로서, 반도체 메모리 장치(100)는 비휘발성 메모리 장치(Non-volatile Memory Device) 일 수 있다. 예를 들어, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device), 상변화 랜덤 액세스 메모리(Phase-Change Random Access Memory; PCRAM), 자기저항 랜덤 액세스 메모리(Magnetoresistive Random Access Memory; MRAM), 저항변화 랜덤 액세스 메모리(Resistive Random Access Memory; ReRAM) 등에서 적어도 하나를 포함할 수 있다.
컨트롤러(200)는 호스트 장치(300)로부터 데이터의 쓰기 요청, 읽기 요청 또는 트림 요청 등을 수신하고, 수신한 요청들에 기초하여 반도체 메모리 장치(100)를 제어할 수 있다. 보다 구체적으로, 컨트롤러(200)는 반도체 메모리 장치(100)의 동작을 제어하기 위한 커맨드들을 생성하고, 이를 반도체 메모리 장치(100)로 전송할 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)로부터 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
예를 들면, 반도체 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 읽기 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
호스트 장치(300)는 테스트 요청 생성부(310)를 포함한다. 테스트 요청 생성부(310)는, 내부 테스트 동작을 수행하도록 저장 장치(1000)를 제어하기 위한 테스트 요청을 생성할 수 있다. 생성된 테스트 요청은 저장 장치(1000)의 컨트롤러(200)로 전달될 수 있다. 컨트롤러(200)는 수신한 테스트 요청에 기초하여, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)에 대한 테스트 동작을 수행하도록, 반도체 메모리 장치(100)를 제어할 수 있다.
일 예로서, 호스트 장치(300)는 셀프 테스트 요청을 생성할 수 있다. 셀프 테스트 요청은 테스트 장비 없이 자체적으로 테스트 동작을 수행하도록 저장 장치(1000)를 제어하기 위한 요청이다. 저장 장치(1000)는 호스트 장치(300)로부터 수신한 셀프 테스트 요청에 응답하여, 셀프 테스트 동작을 수행할 수 있다. 저장 장치(1000)에 대한 셀프 테스트 요청은 다음과 같은 용도로 사용될 수 있다.
a) 간단한 셀프 테스트 동작(short self-test)을 시작
b) 광범위한 셀프 테스트 동작(extended self-test)을 시작
c) 벤더 고유의(vendor specific) 셀프 테스트 동작(vendor specific self-test)을 시작
d) 이미 진행 중인 셀프 테스트 동작을 중단
셀프 테스트 동작은 저장 장치(1000)의 컨트롤러(200)에 의해 수행될 수 있다. 셀프 테스트 동작은 컨트롤러(200)의 무결성(integrity)과 기능성(functionality)을 테스트하는 진단 테스트 시퀀스이며 네임스페이스와 관련된 미디어 테스트를 포함할 수 있다. 셀프 테스트 동작은 일련의 세그먼트들로 구분되며, 각 세그컨트는 벤더 고유의 테스트들의 세트로 구성될 수 있다. “셀프 테스트 결과 데이터 구조(Self-test Result Data Structure)”의 세그먼트 번호는 테스트가 실패한 경우 이를 표시하기 위해 보고 목적으로 사용될 수 있다. 간단한 셀프 테스트 동작과 광범위한 셀프 테스트 동작에서, 각 세그먼트에서 수행되는 테스트 동일할 수 있다.
예시적으로, NVMe의 기본 사양에 기재된 바에 의하면, 아래 표 1에 명시된 바와 같이, 네임스페이스 식별자 필드는 저장 장치(1000)의 셀프 테스트 동작에 포함되는 네임스페이스를 제어할 수 있다. 컨트롤러(200)가 반도체 메모리 장치(100)로 전달하는 커맨드와 구분하기 위해, NVMe에 기재된 명령(command)의 용어는 본 명세서에서 요청(request)으로 대체하였다.
값(Value) 설명(Description)
00000000h 셀프 테스트 동작에 네임스페이스가 포함되지 않고, 단지 컨트롤러만이 셀프 테스트 동작의 일부로 포함되도록 명시함.
00000001h ~FFFFFFFEh 셀프 테스트 동작이 이 필드에 지정된 네임스페이스를 포함하도록 명시함. 이 필드가 유효하지 않은 네임스페이스 ID를 명시하면 컨트롤러는 무효 네임스페이스 또는 포맷의 상태로 요청을 중단해야 함. 이 필드가 비활성 네임스페이스 ID를 명시하면 컨트롤러는 요청 내 무효 필드의 상태로 요청을 중단해야 함.
FFFFFFFFh 셀프 테스트 동작이 시작될 때 장치 자체 테스트 작업이 컨트롤러를 통해 액세스할 수 있는 모든 활성 네임스페이스를 포함하도록 명시함.
일 예로서, 아래 표 2에 기재된 바와 같이, 셀프 테스트 요청은 커맨드 Dword 10 필드를 사용할 수 있다. 이 경우, 다른 모든 커맨드 특정 필드들은 예약되어(reserved) 있을 수 있다.
비트들(Bits) 설명(Description)
31:04 예약됨.
03:00 셀프 테스트 코드(self-test code: STC): 이 필드는 셀프 테스트 요청에 의해 수행되는 동작을 명시함.
보다 구체적으로, 표 2의 비트들(03:00)에 의해 명시되는 셀프 테스트 코드(STC)는 아래 표 3과 같다.
값(Value) 정의(Definition)
0h 예약됨(Reserved)
1h 간단한 셀프 테스트 동작(short self-test)을 시작
2h 광범위한 셀프 테스트 동작(extended self-test)을 시작
3h ~ Dh 예약됨(Reserved)
Eh 벤더 고유(Vendor specific)
Fh 셀프 테스트 동작을 중단
일 실시 예에서, NVMe의 기본 사양에 기재된 바에 의하면, 저장 장치(1000)의 동작 상태에 따라 수신한 셀프 테스트 명령을 처리하는 방식은 아래 표 4에 정의된 바와 같다.
셀프 테스트
진행 상태		 STC 컨트롤러 동작
예(Yes) 1h 셀프 테스트 동작이 진행 중인 상태로서 새로운 셀프 테스트 요청을 중단(abort).
2h
Eh 벤더 고유.
Fh 컨트롤러는 다음 동작을 순차적으로 진행.
1. 진행 중인 셀프 테스트 동작을 중단
2. 셀프 테스트 로그 내 “가장 최근의 셀프 테스트 결과 데이터 구조(Newest Self-test Result Data Structure)”에 로그 엔트리를 생성
3. “장치 셀프 테스트 로그(Device Self-test Log)”의 “현재 장치 셀프 테스트 상태(Current Device Self-test Status)” 필드를 0h로 설정
4. 요청을 성공적으로 완료
아니오(No) 1h 컨트롤러는 다음 동작을 순차적으로 진행.
1. 요청의 매개변수(parameter)를 확인
2. “장치 셀프 테스트 로그(Device Self-test Log)”의 “현재 장치 셀프 테스트 상태(Current Device Self-test Status)” 필드를 1h로 설정
3. 셀프 테스트 동작을 시작
4. 요청을 성공적으로 완료
2h 컨트롤러는 다음 동작을 순차적으로 진행.
1. 요청의 매개변수(parameter)를 확인
2. “장치 셀프 테스트 로그(Device Self-test Log)”의 “현재 장치 셀프 테스트 상태(Current Device Self-test Status)” 필드를 2h로 설정
3. 셀프 테스트 동작을 시작
4. 요청을 성공적으로 완료
Eh 벤더 고유.
Fh 요청을 성공적으로 완료. “장치 셀프 테스트 로그”는 수정되지 않음.
저장 장치(1000)는 셀프 테스트와 관련된 로그 페이지를 유지할 수 있다. 예시적으로, 셀프 테스트와 관련된 로그 페이지 “06h”의 로그 식별자를 가지며, 다음과 같은 사항을 나타낼 수 있다.
a) 진행 중인 장치 자체 테스트 작업의 상태 및 해당 작업의 완료율
b) 마지막 20개의 셀프 테스트 동작 결과
“가장 최근의 셀프 테스트 결과 데이터 구조(Newest Self-test Result Data Structure)” 필드 내에 포함되는 셀프 테스트 결과 데이터 구조는 언제나 마지막으로 완료된 또는 중단된 셀프 테스트 동작의 결과이다. 그 다음의 셀프 테스트 결과 데이터 구조 필드에는 두 번째로 최신인 셀프 테스트 동작의 결과가 포함된다. 예시적으로, 20개 미만의 셀프 테스트 작업이 완료되었거나 중단된 경우, 사용되지 않은 셀프 테스트 결과 데이터 구조 필드의 셀프 테스트 상태 필드는 Fh로 설정되어야 하고, 해당 셀프 테스트 결과 데이터 구조의 다른 모든 필드는 무시된다. 일 예로서, 셀프 테스트 로그는 다음 표 5와 같이 구성될 수 있다.
바이트(Bytes) 설명(Description)
00 현재 셀프 테스트 동작: 이 필드는 저장 장치의 현재 셀프 테스트 동작을 정의함.비트 7:4는 예약되어 있음(reserved).
비트 3:0은 아래 표 6에 정의된 대로 현재의 셀프 테스트 동작의 상태를 나타냄. 셀프 테스트 동작이 진행 중인 경우(즉, 이 필드가 1h 또는 2h로 설정됨) 컨트롤러는 새로운 셀프 테스트 결과 데이터 구조가 생성될 때까지 이 필드를 0h로 설정하지 않아야 함(즉, 저장 장치(1000)의 셀프 테스트 동작이 완료되거나 중단되면 컨트롤러는 이 필드를 0h로 설정하기 전에 셀프 테스트 결과 데이터 구조를 생성해야 함).
01 현재 셀프 테스트 완료: 이 필드는 현재 셀프 테스트의 완료 상태를 정의함.비트 7은 예약되어 있음(reserved).
비트 6:0은 완료된 셀프 테스트 동작의 백분율을 나타냄 (예: 값 25는 셀프 테스트 동작의 25%가 완료되었고 75%가 남아 있음을 나타냄). 현재 셀프 테스트 동작 필드의 비트 3:0이 0h (진행 중인 셀프 테스트 동작이 없음을 나타냄)로 비워지면, 이 필드는 무시됨.
03:02 예약됨(Reserved)
31:04 가장 최근의 셀프 테스트 결과 데이터 구조(아래 표 7 참조)
59:32 두번째로 최근의 셀프 테스트 결과 데이터 구조(아래 표 7 참조)
… …
535:508 19번째로 최근의 셀프 테스트 결과 데이터 구조(아래 표 7 참조)
563:536 20번째로 최근의 셀프 테스트 결과 데이터 구조(아래 표 7 참조)
값(Value) 정의(Definition)
0h 진행 중인 셀프 테스트 동작이 없음.
1h 간단한 셀프 테스트 동작이 진행 중임.
2h 광범위한 셀프 테스트 동작이 진행 중임.
3h ~ Dh 예약됨(Reserved)
Eh 벤더 고유(Vendor Specific)
Fh 예약됨(Reserved)
바이트(Bytes) 설명(Description)
00 셀프 테스트 상태(Self-test Status): 이 필드는 셀프 테스트 코드와 동작 상태를 나타냄.비트 7:4는 이 셀프 테스트 결과 데이터 구조가 설명하는 셀프 테스트 동작을 시작한 셀프 테스트 요청에 명시된 셀프 테스트 코드 값을 나타냄(표 3 참조).
비트 3:0은 이 자체 테스트 결과 데이터 구조가 설명하는 장치 자체 테스트 작업의 결과를 나타냄(표 8 참조).
01 세그먼트 번호(Segment Number): 이 필드는 첫 번째 셀프 테스트 실패가 발생한 세그먼트 번호를 나타냄. 셀프 테스트 상태 필드 비트 [3:0] 가 7h로 설정되지 않은 경우 이 필드는 무시됨.
02 유효한 진단 정보(Valid Diagnostic Information): 이 필드는 보고된 진단 오류 정보를 나타냄.비트 3(SC 유효): '1'로 설정되면 상태 코드(SC) 필드의 내용이 유효함을 나타냄. '0'으로 비워지면 SC 필드의 내용이 유효하지 않음을 나타냄.
비트 2(SCT 유효): '1'로 설정되면 상태 코드 유형(SCT) 필드의 내용이 유효함을 나타냄. '0'으로 비워지면 SCT 필드의 내용이 유효하지 않음을 나타냄.
Bit 1(FLBA Valid): '1'로 설정하면 실패한 LBA(FLBA) 필드의 내용이 유효함을 나타냄. '0'으로 비워지면 FLBA 필드의 내용이 유효하지 않음을 나타냄.
Bit 0(NSID Valid): '1'로 설정하면 네임스페이스 식별자(NSID) 필드의 내용이 유효함을 나타냄. '0'으로 비워지면 NSID 필드의 내용이 유효하지 않음을 나타냄.
03 예약됨(Reserved)
11:04 파워 온 시간(power on hours: POH): 이 필드는 셀프 테스트 동작이 완료되거나 중단된 시점에서 저장 장치(1000)의 파워 온 시간을 나타냄. 여기에는 컨트롤러에 전원이 공급되고 저전력 상태 상태에 있는 시간은 포함되지 않음.
15:12 네임스페이스 식별자(Namespace Identifier: NSID): 이 필드는 실패한 LBA가 발생한 네임스페이스를 나타냄. 이 필드의 내용은 NSID 유효 비트가 '1'로 설정된 경우에만 유효함.
23:16 실패한 LBA(Failing LBA: FLBA): 이 필드는 테스트를 실패하게 만든 논리 블록의 LBA를 나타냄. 장치가 테스트 중에 실패한 논리 블록을 두 개 이상 발견한 경우 이 필드는 실패한 논리 블록 중 하나만 나타냄. 이 필드의 내용은 FLBA 유효 비트가 '1'로 설정된 경우에만 유효함.
24 상태 코드 유형(Status Code Tyte: SCT): 이 필드에는 오류 또는 조건과 관련된 추가 정보가 포함될 수 있음. 비트 7:3은 예약되어 있음. 비트 2:0에는 컴플리션 큐 엔트리(Completion Queue Entry)의 상태 코드 유형(SCT) 필드에 사용된 것과 동일한 형식으로 표시되는, 셀프 테스트 동작 동안 발생한 오류 또는 조건과 관련된 추가 정보가 포함될 수 있음. 이 필드의 내용은 SCT 유효 비트가 '1'로 설정된 경우에만 유효함.
25 상태 코드: 이 필드는 컴플리션 큐 엔트리(Completion Queue Entry)의 상태 코드(SC) 필드에 사용된 것과 동일한 형식으로 표시되는, 셀프 테스트 동작 동안 발생한 오류 또는 조건과 관련된 추가 정보를 포함할 수 있음. 이 필드의 내용은 SC 유효 비트가 '1'로 설정된 경우에만 유효함.
27:26 벤더 고유(Vendor Specific)
값(Value) 정의(Definition)
0h 오류 없이 작업 완료.
1h 셀프 테스트 요청에 의해 동작이 중단됨.
2h 컨트롤러 레벨 재설정(Controller Level Reset)으로 인해 동작이 중단됨.
3h 네임스페이스 인벤토리에서 네임스페이스가 제거되어 동작이 중단됨.
4h NVM 포맷 요청의 처리로 인해 동작이 중단됨.
5h 컨트롤러가 셀프 테스트 동작을 실행하는 동안 치명적인 오류 또는 알 수 없는 테스트 오류가 발생했고, 동작이 완료되지 않음.
6h 동작이 완료되었으나 실패한 세그먼트가 발생하였으며 실패한 세그먼트를 알 수 없음.
7h 동작이 완료되었으나 하나 이상의 실패한 세그먼트가 발생하였고, 실패한 첫 번째 세그먼트가 세그먼트 번호 필드에 표시됨.
8h 알 수 없는 이유로 작업이 중단됨.
9h 디버깅(sanitize) 작업으로 인해 작업이 중단됨.
Ah ~ Eh 예약됨(Reserved)
Fh 엔트리가 사용되지 않음(테스트 결과가 포함되지 않음).
셀프 테스트 동작은 백그라운드에서 수행될 수 있다. 이에 따라, 일부 요청과 동시 처리될 수도 있고, 다른 요청을 처리하기 위해 셀프 테스트 동작을 일시 중단해야 할 수도 있다. 셀프 테스트 동작 중에 셀프 테스트 동작을 일시 중단해야 하는 요청을 수신하는 경우, 컨트롤러(200)는 셀프 테스트 동작을 중단하고, 수신한 요청과 관련된 동작을 처리 및 완료하고, 이후 셀프 테스트 동작을 재개한다. 셀프 테스트 동작 중에 저장 장치(1000)의 하위 시스템의 성능이 저하될 수 있다.
일 예로서, 간단한 셀프 테스트 동작(short self-test operation)은 2분 이내에 완료되어야 한다. 간단한 셀프 테스트 동작의 완료율은 셀프 테스트 로그의 현재 완료율 필드에 표시될 수 있다(표 5 참조).
간단한 셀프 테스트 동작의 중단 조건은 다음과 같다.
a) 셀프 테스트가 수행되는 컨트롤러에 영향을 미치는 컨트롤러 레벨 재설정(Controller Level Reset)에 의해 중단되어야 함.
b) NVM 포맷 명령에 의해 중단되어야 함.
c) 디버깅 동작(sanitaze operation)이 시작되면 중단되어야 함.
d) 셀프 테스트 코드 필드가 Fh로 설정된 셀프 테스트 요청이 처리되면 중단되어야 함.
e) 지정된 네임스페이스가 네임스페이스 인벤토리에서 제거되면 중단될 수 있음.
광범위한 셀프 테스트 동작(extended self-test operation)은 “컨트롤러 식별(Identify Controller)” 데이터 구조의 “광범위한 셀프 테스트 시간(Extended Self-test Time)” 필드에 표시된 시간 이내에 완료되어야 한다. 광범위한 셀프 테스트 동작의 완료율은 완료율은 셀프 테스트 로그의 현재 완료율 필드에 표시될 수 있다(표 5 참조).
광범위한 셀프 테스트 동작은 모든 컨트롤러 레벨 재설정이 있는 경우에도 지속되어야 하며, 재설정이 완료된 후 또는 전원 복원이 있는 경우 다시 시작해야 한다.
광범위한 셀프 테스트 동작의 중단 조건은 다음과 같다.
a) NVM 포맷 명령에 의해 중단되어야 함.
b) 디버깅 동작(sanitaze operation)이 시작되면 중단되어야 함.
c) 셀프 테스트 코드 필드가 Fh로 설정된 셀프 테스트 요청이 처리되면 중단되어야 함.
d) 지정된 네임스페이스가 네임스페이스 인벤토리에서 제거되면 중단될 수 있음.
보다 구체적으로, 컨트롤러(200)는 메모리 테스트 제어부(210)를 포함한다. 메모리 테스트 제어부(210)는 호스트(300)의 테스트 요청 생성부(310)에서 생성된 테스트 요청을 수신한다. 메모리 테스트 제어부(210)는 수신한 테스트 요청에 기초하여, 반도체 메모리 장치(100)의 테스트 동작을 제어한다. 보다 구체적으로, 메모리 테스트 제어부(210)는 반도체 메모리 장치(100)가 테스트 동작을 수행하도록 제어하는 적어도 하나의 커맨드를 생성할 수 있다. 메모리 테스트 제어부(210)에 의해 생성된 커맨드는 반도체 메모리 장치(100)로 전달된다. 반도체 메모리 장치(100)는 수신된 커맨드에 응답하여 테스트 동작을 수행할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLKb) 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 저장 장치에 포함된 저장 영역을 설명하기 위한 도면이다.
저장 장치(1000)의 반도체 메모리 장치(100)는 메모리 셀 어레이(110)를 포함하고, 메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들에 데이터가 저장될 수 있다. 이에 따라, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 저장 장치(1000)의 저장 영역을 구성할 수 있다. 저장 영역은 맵핑된 영역(Mapped Area)과 맵핑되지 않은 영역(Unmapped Area)으로 구분될 수 있다. 맵핑된 영역에는 호스트 장치(300)로부터 수신된 사용자 데이터가 저장되어 있을 수 있다. 저장 장치(1000)에 저장되는 사용자 데이터의 위치는 데이터의 주소에 의해 맵핑될 수 있다. 즉, 맵핑된 영역에 저장되어 있는 데이터는 모두 유효한 데이터(valid data)일 수 있다.
한편, 호스트 장치(300)의 관점에서, 맵핑되지 않은 영역은 비어있는 저장 영역에 해당된다. 호스트 장치(300)의 파일 시스템은 맵핑되지 않은 영역을 모두 저장 장치(1000)의 빈 공간으로 인식할 수 있다. 다만, 저장 장치 내부적으로, 맵핑되지 않은 영역에도 데이터가 저장되어 있을 수 있다. 이하에서는 도 8을 참조하여 맵핑되지 않은 영역을 보다 자세히 설명하기로 한다.
도 8은 저장 장치에 포함된 저장 영역 중, 맵핑되지 않은 영역을 설명하기 위한 도면이다.
도 8을 참조하면, 맵핑되지 않은 영역은 무효 데이터 영역 및 프리 영역을 포함할 수 있다. 무효 데이터 영역은 무효 데이터가 저장되어 있는 영역이고, 프리 영역은 소거 상태의 메모리 셀들만이 포함된 영역일 수 있다.
맵핑된 영역에 저장되어 있는 데이터는 유효 데이터이고, 유효 데이터의 어드레스 맵핑이 언맵되는 경우 무효 데이터가 된다. 무효 데이터는 호스트 장치(300)의 입장에서 더 이상 필요하지 않은 데이터이다. 무효 데이터는 저장 장치의 소거 동작에 의해 삭제될 수 있다. 무효 데이터 영역에 저장되어 있는 무효 데이터가 소거 동작에 의해 삭제되는 경우, 해당 무효 데이터에 대응하는 영역은 프리 영역으로 변경될 수 있다.
도 9는 호스트 장치로부터의 요청에 따른 반도체 메모리 장치의 테스트 동작을 설명하기 위한 도면이다.
도 9를 참조하면, 호스트 장치(300)는 저장 장치(1000)의 컨트롤러(200)로 테스트 요청(RQTST)을 전달한다(①). 호스트 장치(300)는 필요에 따라 저장 장치가 테스트 동작을 수행할 것을 결정할 수 있다. 이 경우 호스트 장치(300)의 테스트 요청 생성부(310)는 테스트 요청(RQTST)을 생성할 수 있다.
테스트 요청(RQTST)은 저장 장치가 수행할 테스트 동작의 대상에 관한 정보를 포함할 수 있다. 예를 들어, 호스트 장치(300)는 저장 장치(1000)에 포함된 저장 영역 중 맵핑된 영역에 대해서만 테스트 동작을 수행할 것을 결정할 수 있다. 이 경우, 호스트 장치(300)로부터 저장 장치(1000)로 전달되는 테스트 요청(RQTST)에는 테스트 동작의 대상이 맵핑된 영역임을 나타내는 정보가 포함될 수 있다. 다른 예로서, 호스트 장치(300)는 저장 장치(1000)에 포함된 저장 영역 중 맵핑되지 않은 영역에 대해서만 테스트 동작을 수행할 것을 결정할 수 있다. 이 경우, 호스트 장치(300)로부터 저장 장치(1000)로 전달되는 테스트 요청(RQTST)에는 테스트 동작의 대상이 맵핑되지 않은 영역임을 나타내는 정보가 포함될 수 있다.
한편, 테스트 요청(RQTST)은 저장 장치가 수행할 테스트 동작의 종류에 관한 정보를 포함할 수 있다. 예를 들어, 호스트 장치(300)는 저장 장치(1000)가 지정된 영역에 대해서 전체 테스트 동작을 수행할 것을 결정할 수 있다. “전체 테스트” 동작은 지정된 영역에 저장되어 있는 모든 데이터를 리드하는 방식으로 수행되는 테스트를 의미할 수 있다. 이 경우, 이 경우, 호스트 장치(300)로부터 저장 장치(1000)로 전달되는 테스트 요청(RQTST)에는 테스트 동작의 종류가 전체 테스트임을 나타내는 정보가 포함될 수 있다. 다른 예로서, 호스트 장치(300)는 저장 장치(1000)가 지정된 영역에 대해서 부분 테스트 동작을 수행할 것을 결정할 수 있다. “부분 테스트” 동작은 지정된 영역에 저장되어 있는 데이터 중 일부 데이터를 리드하는 방식으로 수행되는 테스트를 의미할 수 있다. 이 경우, 이 경우, 호스트 장치(300)로부터 저장 장치(1000)로 전달되는 테스트 요청(RQTST)에는 테스트 동작의 종류가 부분 테스트임을 나타내는 정보가 포함될 수 있다.
컨트롤러(200)의 메모리 테스트 제어부(210)는 수신된 테스트 요청(RQTST)에 기초하여, 반도체 메모리 장치(100)에 대한 리드 테스트 동작을 수행할 수 있다. 구체적으로, 컨트롤러(200)의 메모리 테스트 제어부(210)는 수신된 테스트 요청(RQTST)에 대응하는 리드 커맨드(CMDRD)를 생성하고, 생성된 리드 커맨드(CMDRD)를 반도체 메모리 장치(100)로 전달할 수 있다(②). 실시 예에 따라, 컨트롤러(200)의 메모리 테스트 제어부(210)는 복수의 리드 커맨드를 생성하고, 생성된 복수의 리드 커맨드들을 반도체 메모리 장치(100)로 전달할 수 있다.
반도체 메모리 장치(100)는 수신된 리드 커맨드(CMDRD)에 응답하여 리드 동작을 수행할 수 있다. 반도체 메모리 장치(100)는 리드 동작 결과 리드된 데이터(DATA)를 컨트롤러(200)로 전달할 수 있다(③).
컨트롤러(200)는 리드된 데이터(DATA)를 분석할 수 있다(④). 일 실시 예로서, 컨트롤러(200)는 리드된 데이터(DATA)에 대한 에러 정정 동작을 수행할 수 있다. 리드된 데이터(DATA)에 에러 비트가 적게 포함되어 있는 경우, 리드된 데이터(DATA)에 대해 에러 정정 동작이 패스될 수 있다. 리드된 데이터(DATA)에 에러 비트가 많이 포함되어 있는 경우, 리드된 데이터(DATA)에 대해 적어도 하나 이상의 에러 정정 동작이 실패할 수 있다.
컨트롤러(200)는 리드된 데이터의 분석 결과를 포함하는 테스트 결과 정보(TRI)를 호스트 장치(300)로 전달할 수 있다(⑤). 예를 들어, 테스트 결과 정보(TRI)는 리드된 데이터(DATA)에 포함된 에러 비트의 개수를 포함할 수 있다. 또 다른 예로서, 테스트 결과 정보(TRI)는 리드된 데이터(DATA)에서 발생한 에러 정정 동작의 실패 수를 포함할 수 있다.
도 10은 호스트 장치로부터 수신되는 테스트 요청을 설명하기 위한 도면이다.
도 10을 참조하면, 호스트 장치(300)로부터 저장 장치(1000)로 수신되는 테스트 요청(RQTST)은 두 개의 데이터 필드를 포함할 수 있다. 테스트 요청(RQTST)에 포함된 두 개의 데이터 필드 중 첫 번째 데이터 필드는 저장 장치(1000)가 수행할 테스트 종류에 관한 데이터를 포함할 수 있다. 예를 들어, 테스트 요청(RQTST)의 첫번째 필드는 저장 장치(1000)가 수행할 테스트가 “전체 테스트”인지, 또는 “부분 테스트”인지를 나타내는 데이터를 포함할 수 있다. 한편, 테스트 요청(RQTST)에 포함된 두 개의 데이터 필드 중 두 번째 데이터 필드는 저장 장치(1000)가 수행할 테스트 동작의 대상이 가리키는 영역에 관한 데이터를 포함할 수 있다.
도 11a 및 도 11b는 호스트 장치로부터의 테스트 요청에 기초하여, 맵핑된 영역에 대한 전체 테스트를 수행하는 저장 장치의 동작을 설명하기 위한 도면들이다.
도 11a를 참조하면, 호스트 장치(300)로부터 수신된 테스트 요청(RQTST)이 도시되어 있다. 도 11a의 테스트 요청(RQTST)의 첫 번째 데이터 필드를 참조하면, 수행할 테스트 동작이 “전체 테스트” 동작임을 알 수 있다. 한편, 도 11a의 테스트 요청(RQTST)의 두 번째 데이터 필드를 참조하면, 수행할 테스트 동작의 대상이 맵핑된 영역임을 알 수 있다.
도 11b를 참조하면, 도 11a에 따른 테스트 요청(RQTST)에 응답하여 저장 장치(1000)가 수행할 테스트 동작의 대상이 도시되어 있다. 수행할 테스트 동작이 “전체 테스트” 동작이고, 수행할 테스트 동작의 대상이 맵핑된 영역이므로, 도 11b에 도시된 것과 같이 맵핑된 영역에 저장되어 있는 전체 데이터가 테스트 대상이 된다. 이 경우, 저장 장치(1000)는 맵핑된 영역에 저장되어 있는 모든 데이터를 리드하고, 리드된 데이터를 분석할 수 있다. 예시적으로, 저장 장치는 맵핑된 영역에 저장되어 있는 모든 데이터를 리드하고, 리드된 데이터에 대한 에러 정정 동작을 수행할 수 있다. 일 실시 예로서, 저장 장치는 에러 정정 동작의 결과 발생한 에러 비트의 개수, 또는 에러 비트율 등을 테스트 동작 결과(TRI)로서 호스트 장치(300)에 전달할 수 있다. 다른 실시 예로서, 저장 장치는 에러 정정 동작의 결과 발생한 에러 정정 실패의 횟수를 카운트하고, 카운트 값을 테스트 동작 결과(TRI)로서 호스트 장치(300)에 전달할 수 있다.
도 12a 및 도 12b는 호스트 장치로부터의 테스트 요청에 기초하여, 맵핑된 영역에 대한 부분 테스트를 수행하는 저장 장치의 동작을 설명하기 위한 도면들이다.
도 12a를 참조하면, 호스트 장치(300)로부터 수신된 테스트 요청(RQTST)이 도시되어 있다. 도 12a의 테스트 요청(RQTST)의 첫 번째 데이터 필드를 참조하면, 수행할 테스트 동작이 “부분 테스트” 동작임을 알 수 있다. 한편, 도 12a의 테스트 요청(RQTST)의 두 번째 데이터 필드를 참조하면, 수행할 테스트 동작의 대상이 맵핑된 영역임을 알 수 있다.
도 12b를 참조하면, 도 12a에 따른 테스트 요청(RQTST)에 응답하여 저장 장치(1000)가 수행할 테스트 동작의 대상이 도시되어 있다. 수행할 테스트 동작이 “부분 테스트” 동작이고, 수행할 테스트 동작의 대상이 맵핑된 영역이므로, 도 12b에 도시된 것과 같이 맵핑된 영역에 저장되어 있는 데이터 중 일부 데이터가 테스트 대상이 된다.
저장 장치(1000)는 맵핑된 영역에 저장되어 있는 데이터 중 일부를 샘플링하여 테스트 대상으로 결정할 수 있다. 도 12b에서는 테스트 대상 1, 테스트 대상 2 및 테스트 대상 3이 선택되어 있다.
저장 장치(1000)는 선택된 테스트 대상 1 내지 3에 대응하는 데이터를 리드하고, 리드된 데이터를 분석할 수 있다. 예시적으로, 저장 장치는 맵핑된 영역에 저장되어 있는 테스트 대상 1 내지 3에 대응하는 데이터를 리드하고, 리드된 데이터에 대한 에러 정정 동작을 수행할 수 있다. 일 실시 예로서, 저장 장치는 에러 정정 동작의 결과 발생한 에러 비트의 개수, 또는 에러 비트율 등을 테스트 동작 결과(TRI)로서 호스트 장치(300)에 전달할 수 있다. 다른 실시 예로서, 저장 장치는 에러 정정 동작의 결과 발생한 에러 정정 실패의 횟수를 카운트하고, 카운트 값을 테스트 동작 결과(TRI)로서 호스트 장치(300)에 전달할 수 있다.
부분 테스트 동작의 경우 전체 테스트 동작보다 테스트 수행 시간이 짧다. 따라서 이 경우 저장 장치(1000)는 테스트 결과 정보(TRI)를 신속하게 생성하여 호스트 장치(300)로 전달할 수 있다. 반면 전체 테스트 동작을 수행하는 경우 부분 테스트 동작보다 정확한 테스트 결과 정보(TRI)를 생성할 수 있다.
도 13a 및 도 13b는 호스트 장치로부터의 테스트 요청에 기초하여, 맵핑되지 않은 영역에 대한 전체 테스트를 수행하는 저장 장치의 동작을 설명하기 위한 도면들이다.
도 13a를 참조하면, 호스트 장치(300)로부터 수신된 테스트 요청(RQTST)이 도시되어 있다. 도 13a의 테스트 요청(RQTST)의 첫 번째 데이터 필드를 참조하면, 수행할 테스트 동작이 “전체 테스트” 동작임을 알 수 있다. 한편, 도 13a의 테스트 요청(RQTST)의 두 번째 데이터 필드를 참조하면, 수행할 테스트 동작의 대상이 맵핑되지 않은 영역임을 알 수 있다.
도 13b를 참조하면, 도 13a에 따른 테스트 요청(RQTST)에 응답하여 저장 장치(1000)가 수행할 테스트 동작의 대상이 도시되어 있다. 수행할 테스트 동작이 “전체 테스트” 동작이고, 수행할 테스트 동작의 대상이 맵핑되지 않은 영역이므로, 도 13b에 도시된 것과 같이 맵핑되지 않은 영역 중, 무효 데이터 영역에 저장되어 있는 전체 데이터가 테스트 대상이 된다. 프리 영역에는 어떠한 데이터도 저장되어 있지 않으므로, 테스트 대상이 되지 않는다.
저장 장치(1000)는 맵핑되지 않은 영역 중 무효 데이터 영역에 저장되어 있는 전체 데이터를 테스트 대상으로 결정할 수 있다. 저장 장치(1000)는 무효 데이터 영역에 저장되어 있는 전체 무효 데이터를 리드하고, 리드된 데이터를 분석할 수 있다. 예시적으로, 저장 장치는 무효 데이터 영역에 저장되어 있는 전체 무효 데이터를 리드하고, 리드된 데이터에 대한 에러 정정 동작을 수행할 수 있다. 일 실시 예로서, 저장 장치는 에러 정정 동작의 결과 발생한 에러 비트의 개수, 또는 에러 비트율 등을 테스트 동작 결과(TRI)로서 호스트 장치(300)에 전달할 수 있다. 다른 실시 예로서, 저장 장치는 에러 정정 동작의 결과 발생한 에러 정정 실패의 횟수를 카운트하고, 카운트 값을 테스트 동작 결과(TRI)로서 호스트 장치(300)에 전달할 수 있다.
도 14a 및 도 14b는 호스트 장치로부터의 테스트 요청에 기초하여, 맵핑되지 않은 영역에 대한 부분 테스트를 수행하는 저장 장치의 동작을 설명하기 위한 도면들이다.
도 14a를 참조하면, 호스트 장치(300)로부터 수신된 테스트 요청(RQTST)이 도시되어 있다. 도 14a의 테스트 요청(RQTST)의 첫 번째 데이터 필드를 참조하면, 수행할 테스트 동작이 “부분 테스트” 동작임을 알 수 있다. 한편, 도 14a의 테스트 요청(RQTST)의 두 번째 데이터 필드를 참조하면, 수행할 테스트 동작의 대상이 맵핑되지 않은 영역임을 알 수 있다.
도 14b를 참조하면, 도 14a에 따른 테스트 요청(RQTST)에 응답하여 저장 장치(1000)가 수행할 테스트 동작의 대상이 도시되어 있다. 수행할 테스트 동작이 “부분 테스트” 동작이고, 수행할 테스트 동작의 대상이 맵핑되지 않은 영역이므로, 도 14b에 도시된 것과 같이 맵핑되지 않은 영역의 무효 데이터 영역에 저장되어 있는 무효 데이터 중 일부 데이터가 테스트 대상이 된다.
저장 장치(1000)는 무효 데이터 영역에 저장되어 있는 무효 데이터 중 일부를 샘플링하여 테스트 대상으로 결정할 수 있다. 도 14b에서는 테스트 대상 1 및 테스트 대상 2가 선택되어 있다.
저장 장치(1000)는 선택된 테스트 대상 1 및 2에 대응하는 데이터를 리드하고, 리드된 데이터를 분석할 수 있다. 예시적으로, 저장 장치는 무효 데이터 영역에 저장되어 있는 테스트 대상 1 및 2에 대응하는 무효 데이터를 리드하고, 리드된 무효 데이터에 대한 에러 정정 동작을 수행할 수 있다. 일 실시 예로서, 저장 장치는 에러 정정 동작의 결과 발생한 에러 비트의 개수, 또는 에러 비트율 등을 테스트 동작 결과(TRI)로서 호스트 장치(300)에 전달할 수 있다. 다른 실시 예로서, 저장 장치는 에러 정정 동작의 결과 발생한 에러 정정 실패의 횟수를 카운트하고, 카운트 값을 테스트 동작 결과(TRI)로서 호스트 장치(300)에 전달할 수 있다.
도 15는 본 발명의 일 실시 예에 따른 호스트 장치의 동작 방법을 나타내는 순서도이다.
도 15를 참조하면, 본 발명의 일 실시 예에 따른 호스트 장치(300)의 동작 방법은 맵핑된 영역 및 맵핑되지 않은 영역 중 테스트 수행 대상이 되는 영역을 결정하는 단계(S110), 결정된 영역에 대하여 수행될 테스트 종류를 결정하는 단계(S130), 결정된 영역 및 테스트 종류에 대응하는 테스트 요청을 생성하는 단계(S150) 및 생성된 테스트 요청을 저장 장치로 전달하는 단계(S170)를 포함한다.
단계(S110)에서, 호스트 장치(300)의 테스트 요청 생성부(310)는 저장 장치의 저장 영역 중 테스트 수행 대상이 되는 영역을 결정할 수 있다. 도 11a 내지 도 14b를 참조하여 전술한 바와 같이, 호스트 장치(300)는 맵핑된 영역 및 맵핑되지 않은 영역 중 어느 하나를 테스트 수행 대상이 되는 영역으로 결정할 수 있다.
단계(S130)에서, 호스트 장치(300)의 테스트 요청 생성부(310)는 단계(S110)에서 결정된 영역에 대해 수행될 테스트의 종류를 결정할 수 있다. 전술한 바와 같이, 테스트 동작은 “전체 테스트” 동작 및 “부분 테스트” 동작 중 어느 하나일 수 있다.
단계(S150)에서, 호스트 장치(300)의 테스트 요청 생성부(310)는 결정된 영역 및 테스트 종류에 대응하는 테스트 요청을 생성한다. 도 10 내지 도 14b를 참조하여 전술한 바와 같이, 테스트 요청(RQTST)은 테스트 종류를 나타내는 데이터 필드 및 테스트 대상 영역을 나타내는 데이터 필드를 포함할 수 있다.
단계(S170)에서, 호스트 장치(300)의 테스트 요청 생성부(310)는 생성된 테스트 요청을 저장 장치로 전달한다. 저장 장치(1000)는 수신된 테스트 요청에 응답하여, 테스트 동작을 수행할 것이다. 이하에서는 도 16 및 도 17을 참조하여, 본 발명의 일 실시 예예 따른 저장 장치의 테스트 동작을 보다 자세히 설명하기로 한다.
도 16은 본 발명의 일 실시 예에 따른 저장 장치의 동작 방법을 나타내는 순서도이다.
도 16을 참조하면, 본 발명의 일 실시 예에 따른 저장 장치의 동작 방법은, 호스트 장치(300)로부터 테스트 요청을 수신하는 단계(S210), 테스트 요청에 기초하여, 테스트 동작의 수행 대상이 되는 데이터 영역을 결정하는 단계(S230), 결정된 데이터 영역에 저장된 데이터를 리드하도록 반도체 메모리 장치를 제어하는 단계(S250), 리드된 결과를 분석하여, 테스트 결과 정보를 생성하는 단계(S270) 및 생성된 테스트 결과 정보를 호스트 장치로 전달하는 단계(S290)를 포함한다.
단계(S210)에서 저장 장치(1000)의 컨트롤러(200)는 호스트 장치(300)로부터 테스트 요청(RQTST)을 수신하고, 단계(S230)에서 컨트롤러(200)는 테스트 요청(RQTST)에 기초하여, 테스트 동작의 수행 대상이 되는 데이터 영역을 결정한다. 예를 들어, 도 11a에 도시된 바와 같이 테스트 요청(RQTST)의 첫 번째 데이터 필드가 “전체 테스트” 동작을 나타내고 두 번째 데이터 필드가 맵핑된 영역을 나타내는 경우, 컨트롤러(200)는 도 11b에 도시된 것과 같이 맵핑된 영역 전체를 테스트 동작의 대상이 되는 데이터 영역으로 결정할 수 있다. 다른 예로서, 도 14a에 도시된 바와 같이 테스트 요청(RQTST)의 첫 번째 데이터 필드가 “부분 테스트” 동작을 나타내고 두 번째 데이터 필드가 맵핑되지 않은 영역을 나타내는 경우, 컨트롤러(200)는 도 14b에 도시된 것과 같이 맵핑되지 않은 영역 중 무효 데이터가 저장되어 있는 무효 데이터 영역의 일부를 테스트 동작의 대상이 되는 데이터 영역으로 결정할 수 있다.
단계(S250)에서, 컨트롤러(200)는 결정된 데이터 영역에 저장된 데이터를 리드하도록 반도체 메모리 장치를 제어할 수 있다. 일 예로서, 단계(S250)에서 컨트롤러(200)는 결정된 데이터 영역에 대응하는 적어도 하나의 리드 커맨드를 생성하고, 생성된 리드 커맨드를 반도체 메모리 장치로 전달할 수 있다. 단계(S250)에 대해서는 도 17을 참조하여 더욱 자세히 설명하기로 한다.
단계(S250)에 따라 반도체 메모리 장치(100)는 결정된 데이터 영역에 저장된 데이터를 리드하고, 리드된 데이터를 컨트롤러(200)로 전달할 것이다. 단계(S270)에서, 컨트롤러(200)는 리드된 데이터를 분석하여, 테스트 결과 정보(TRI)를 생성할 수 있다. 전술한 바와 같이, 단계(S250)에서 컨트롤러는 리드된 데이터에 대한 에러 정정 동작을 수행할 수 있다. 한편, 에러 정정 동작의 수행 결과가 테스트 결과 정보(TRI)에 포함될 수 있다.
단계(S290)에서, 컨트롤러(200)는 테스트 결과 정보(TRI)를 호스트 장치(300)로 전달할 수 있다. 이에 따라, 호스트 장치(300)는 테스트 결과 정보(TRI)를 활용하여, 열화된 데이터 영역에 저장되어 있는 데이터를 백업할 수 있다.
도 17은 도 16의 단계(S250)의 예시적인 실시 예를 나타내는 순서도이다.
도 17을 참조하면, 도 16의 단계(S250)는 결정된 데이터 영역에 저장된 데이터 중 단위 데이터를 리드하기 위한 커맨드를 생성하는 단계(S310), 생성된 커맨드를 반도체 메모리 장치로 전달하는 단계(S330), 반도체 메모리 장치로부터 데이터를 수신하는 단계(S350), 수신된 데이터에 대한 에러 정정 동작을 수행하는 단계(S370) 및 결정된 데이터 영역에 저장된 모든 데이터가 수신되었는지 여부를 판단하는 단계(S390)를 포함한다.
테스트 대상으로 결정된 데이터 영역에는 복수의 단위 데이터가 저장되어 있을 수 있다. 일 예로서, 상기 단위 데이터는 페이지 데이터일 수 있다. 단계(S310)에서는 테스트 대상으로 결정된 데이터 영역에 저장된 데이터 중, 단위 데이터를 리드하기 위한 커맨드를 생성할 수 있다. 컨트롤러(200)는 단계(S330)에서 생성된 커맨드를 반도체 메모리 장치로 전달할 수 있다. 반도체 메모리 장치는 커맨드에 응답하여 대응하는 단위 데이터를 리드하고, 리드된 단위 데이터를 컨트롤러로 전달할 것이다.
단계(S350)에서 컨트롤러(200)는 반도체 메모리 장치로부터 단위 데이터를 수신한다. 단계(S370)에서 컨트롤러(200)는 수신된 단위 데이터에 대한 에러 정정 동작을 수행할 수 있다. 단계(S390)에서 컨트롤러(200)는 결정된 데이터 영역에 저장된 모든 데이터가 수신되었는지 여부를 판단한다. 결정된 데이터 영역에 저장된 모든 데이터가 수신된 경우(S390: 예), 단계(S250)가 종료된다. 결정된 데이터 영역에 저장된 모든 데이터가 수신되지 않은 경우(S390: 아니오), 단계(S310)로 되돌아가 다른 단위 데이터를 리드하기 위한 커맨드를 생성한다. 이후 단계들(S330, S350, S370, S390)이 반복 수행될 수 있다.
도 18은 반도체 메모리 장치 및 컨트롤러를 포함하는 저장 장치(1000)를 보여주는 블록도이다.
도 18의 반도체 메모리 장치(1300)는 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트 장치(Host) 및 반도체 메모리 장치(1300)에 연결된다. 호스트 장치(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1300)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1300)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300) 및 호스트 장치(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1300) 및 호스트 장치(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1300) 및 호스트 장치(Host) 사이의 버퍼 메모리 중 어느 하나로서 이용된다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1300)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1300)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)을 통해 호스트 장치가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
호스트 인터페이스(1230)는 호스트 장치(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트 장치(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(1300)과 인터페이싱한다. 예를 들면, 메모리 인터페이스(1240)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 에러 정정 블록(1250)은 독출한 페이지 데이터에 대해 에러 정정 코드를 이용하여 오류를 정정할 수 있다. 에러 정정 블록(1250)은 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
읽기 동작 시, 에러 정정 블록(1250)은 독출된 페이지 데이터의 오류를 정정할 수 있다. 독출된 페이지 데이터에 정정 가능한 비트 수를 초과하는 에러 비트들이 포함된 경우 디코드는 실패할 수 있다. 페이지 데이터에 정정 가능한 비트 수보다 같거나 작은 에러 비트들이 포함된 경우 디코드는 성공할 수 있다. 디코드의 성공은 해당 읽기 커맨드가 패스(pass)되었음을 나타낸다. 디코드의 실패는 해당 읽기 커맨드가 실패(fail)하였음을 나타낸다. 디코드가 성공될 때 컨트롤러(1200)는 에러가 정정된 페이지 데이터를 호스트 장치로 출력한다.
도 1의 컨트롤러(200)는 도 18에 도시된 컨트롤러(1200)로서 구현될 수 있다. 이 경우, 도 1의 메모리 테스트 제어부(210)는 프로세싱 유닛(1220)에 의해 구동되는 펌웨어(firmware)로서 구현될 수 있다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 저장 장치가 반도체 드라이브(SSD)로 이용되는 경우, 저장 장치에 연결된 호스트 장치(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 저장 장치(1000)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시예로서, 반도체 메모리 장치(1300) 또는 저장 장치는 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1300) 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 19는 도 18의 저장 장치의 응용 예(2000)를 보여주는 블록도이다.
도 19를 참조하면, 저장 장치(2000)는 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 22에서, 복수의 그룹들은 각각 제1 내지 제k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 18을 참조하여 설명된 반도체 메모리 장치(1300) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 18을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 19에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 저장 장치(2000)가 변형될 수 있음이 이해될 것이다.
도 20은 도 19를 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 20을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 저장 장치(2000)를 포함한다.
저장 장치(2000)는 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 저장 장치(2000)에 저장된다.
도 20에서, 반도체 메모리 칩(2100)은 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 칩(2100)은 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 20에서, 도 19를 참조하여 설명된 저장 장치(2000)가 제공되는 것으로 도시되어 있다. 그러나, 저장 장치(2000)는 도 18을 참조하여 설명된 저장 장치(1000)로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 18 및 도 19를 참조하여 설명된 저장 장치(1000, 2000)들을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
200: 컨트롤러 210: 메모리 테스트 제어부
300: 호스트 장치 310: 테스트 요청 생성부

Claims (20)

  1. 저장 장치의 저장 영역에 포함된 맵핑된 영역 및 맵핑되지 않은 영역 중, 테스트 수행 대상이 되는 영역을 결정하는 단계;
    상기 결정된 영역에 대응하는 테스트 요청을 생성하는 단계; 및
    생성된 상기 테스트 요청을 상기 저장 장치로 전달하는 단계를 포함하는, 호스트 장치의 동작 방법.
  2. 제1 항에 있어서, 상기 맵핑된 영역에는 유효 데이터가 저장되어 있고, 상기 맵핑되지 않은 영역에는 무효 데이터가 저장되어 있는 것을 특징으로 하는, 호스트 장치의 동작 방법.
  3. 제2 항에 있어서, 상기 맵핑되지 않은 영역은 무효 데이터 영역 및 프리 영역을 포함하고, 상기 무효 데이터는 상기 무효 데이터 영역에 저장되어 있는 것을 특징으로 하는, 호스트 장치의 동작 방법.
  4. 제1 항에 있어서, 테스트 수행 대상이 되는 영역을 결정하는 단계 이후에, 상기 결정된 영역에 대하여 수행될 테스트 종류를 결정하는 단계를 더 포함하는 것을 특징으로 하는, 호스트 장치의 동작 방법.
  5. 제4 항에 있어서, 상기 결정된 영역에 대하여 수행될 테스트 종류를 결정하는 단계는,
    상기 결정된 영역에 저장되어 있는 전체 데이터에 대한 테스트를 수행하는 전체 테스트 및 상기 결정된 영역에 저장되어 있는 데이터 중 일부 데이터에 대한 테스트를 수행하는 부분 테스트 중 어느 하나를 선택하는 단계를 더 포함하고,
    상기 테스트 요청은 상기 결정된 영역에 대응하는 데이터 및 상기 테스트 종류에 대응하는 데이터를 포함하는 것을 특징으로 하는, 호스트 장치의 동작 방법.
  6. 제1 항에 있어서, 상기 테스트 요청에 대응하는 테스트 동작은 상기 결정된 영역에 저장된 데이터를 리드하는 동작 및 리드된 데이터에 대한 에러 정정 동작을 포함하는 것을 특징으로 하는, 호스트 장치의 동작 방법.
  7. 제4 항에 있어서, 상기 테스트 요청은 제1 데이터 필드 및 제2 데이터 필드를 포함하고, 상기 제1 데이터 필드는 상기 테스트 수행 대상이 되는 영역을 나타내고, 상기 제2 데이터 필드는 결정된 상기 테스트 종류를 나타내는 것을 특징으로 하는, 호스트 장치의 동작 방법.
  8. 외부 장치로부터 테스트 요청을 수신하는 단계;
    상기 테스트 요청에 기초하여, 저장 장치의 저장 영역에 포함된 맵핑된 영역 및 맵핑되지 않은 영역 중 테스트 동작의 수행 대상이 되는 데이터 영역을 결정하는 단계;
    상기 결정된 데이터 영역에 저장된 데이터를 리드하도록, 상기 저장 장치에 포함된 반도체 메모리 장치를 제어하는 단계;
    상기 반도체 메모리 장치에 의해 리드된 데이터에 기초하여, 테스트 결과 정보를 생성하는 단계; 및
    상기 테스트 결과 정보를 상기 외부 장치로 전달하는 단계를 포함하는, 저장 장치의 동작 방법.
  9. 제8 항에 있어서, 상기 맵핑된 영역에는 유효 데이터가 저장되어 있고, 상기 맵핑되지 않은 영역에는 무효 데이터가 저장되어 있는 것을 특징으로 하는, 저장 장치의 동작 방법.
  10. 제9 항에 있어서, 상기 맵핑되지 않은 영역은 무효 데이터 영역 및 프리 영역을 포함하고, 상기 무효 데이터는 상기 무효 데이터 영역에 저장되어 있는 것을 특징으로 하는, 저장 장치의 동작 방법.
  11. 제8 항에 있어서, 상기 테스트 요청은 상기 테스트 동작의 수행 대상이 되는 데이터 영역을 나타내는 제1 필드 및 상기 저장 장치가 수행할 테스트 동작의 종류를 나타내는 제2 필드를 포함하고,
    상기 테스트 동작의 종류는 전체 테스트 및 부분 테스트를 포함하는 것을 특징으로 하는, 저장 장치의 동작 방법.
  12. 제8 항에 있어서, 상기 결정된 데이터 영역에 저장된 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 단계는:
    상기 결정된 데이터 영역에 저장된 데이터 중 단위 데이터를 리드하기 위한 커맨드를 생성하는 단계;
    생성된 상기 커맨드를 상기 저장 장치에 포함된 컨트롤러로부터 상기 반도체 메모리 장치로 전달하는 단계;
    상기 반도체 메모리 장치로부터 상기 컨트롤러로 리드 데이터를 수신하는 단계;
    상기 리드 데이터에 대한 에러 정정 동작을 수행하는 단계를 포함하는 것을 특징으로 하는, 저장 장치의 동작 방법.
  13. 제12 항에 있어서, 상기 반도체 메모리 장치에 의해 리드된 데이터에 기초하여, 테스트 결과 정보를 생성하는 단계는,
    상기 에러 정정 동작의 수행 결과에 기초하여 상기 테스트 결과 정보를 생성하는 단계를 포함하는 것을 특징으로 하는, 저장 장치의 동작 방법.
  14. 제13 항에 있어서, 상기 테스트 결과 정보는 상기 에러 정정 동작의 수행 결과 발생한 에러 비트의 개수인 것을 특징으로 하는, 저장 장치의 동작 방법.
  15. 제13 항에 있어서, 상기 테스트 결과 정보는 상기 에러 정정 동작의 수행 결과 발생한 에러 정정 실패의 횟수인 것을 특징으로 하는, 저장 장치의 동작 방법.
  16. 제12 항에 있어서, 상기 단위 데이터는 페이지 데이터인 것을 특징으로 하는, 저장 장치의 동작 방법.
  17. 데이터를 저장하는 저장 영역을 포함하는 반도체 메모리 장치; 및
    외부 장치로부터의 요청에 응답하여, 상기 반도체 메모리 장치에 대한 동작을 제어하는 컨트롤러를 포함하는 저장 장치로서, 상기 컨트롤러는:
    상기 외부 장치로부터 테스트 요청을 수신하고;
    상기 테스트 요청에 기초하여, 상기 저장 영역에 포함된 맵핑된 영역 및 맵핑되지 않은 영역 중 테스트 동작의 수행 대상이 되는 데이터 영역을 결정하며;
    상기 결정된 데이터 영역에 저장된 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하고;
    상기 반도체 메모리 장치에 의해 리드된 데이터에 기초하여, 테스트 결과 정보를 생성하며;
    상기 테스트 결과 정보를 상기 외부 장치로 전달하는 것을 특징으로 하는, 저장 장치.
  18. 제17 항에 있어서, 상기 맵핑된 영역에는 유효 데이터가 저장되어 있고, 상기 맵핑되지 않은 영역은 무효 데이터 영역 및 프리 영역을 포함하고, 상기 무효 데이터 영역에는 무효 데이터가 저장되어 있는 것을 특징으로 하는, 저장 장치.
  19. 제17 항에 있어서, 상기 컨트롤러는,
    상기 리드된 데이터에 대한 에러 정정 동작을 수행하고, 상기 에러 정정 동작의 결과에 기초하여 상기 테스트 결과 정보를 생성하는 것을 특징으로 하는, 저장 장치.
  20. 제19 항에 있어서, 상기 테스트 결과 정보는 상기 에러 정정 동작의 수행 결과 발생한 에러 비트의 개수 또는 상기 에러 정정 동작의 수행 결과 발생한 에러 정정 실패의 횟수 중 적어도 하나에 관한 정보를 포함하는 것을 특징으로 하는, 저장 장치.
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