KR20050004149A - 체인 메모리 아키텍처에서의 리던던시 - Google Patents

체인 메모리 아키텍처에서의 리던던시 Download PDF

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Abstract

체인 메모리 아키텍처에서 개선된 리던던시 스키임이 개시된다. 리던던시 스키임은 메모리 체인의 일부로서 리던던트 셀을 포함하는 것으로 이루어진다. 이처럼, 리던던트 셀은 체인내의 결함이 있는 셀을 복구하는데 사용된다. 이로 인해, 종래의 체인 메모리 아키텍처에서 결함이 있는 셀이 있는 경우 전체 메모리 블록을 교체할 필요가 없다.

Description

체인 메모리 아키텍처에서의 리던던시{REDUNDANCY IN CHAINED MEMORY ARCHITECTURES}
리드 지르코네이트 티타네이트(lead zirconate titanate; PZT)와 같은 강유전체 금속 산화 세라믹 물질들은 강유전체 반도체 메모리 디바이스에서의 사용을 위해 연구되어 왔다. 또한, 여타의 강유전체 물질, 예를 들어 스트론튬 비스무스 탄탈륨(strontium bismuth tantalum; SBT)이 사용될 수 있다. 강유전체 물질은 정보의 저장을 위해 2개의 전극 사이에 위치되어 강유전체 캐패시터를 형성한다. 강유전체 캐패시터는 정보를 저장하기 위해 강유전체 물질의 이력 분극 특성(hysteresis polarization characteristics)을 이용한다. 메모리 셀에 저장된 로직 값은 강유전체 캐패시터의 분극 방향에 따라 좌우된다. 캐패시터의 분극 특성을 변화시키려면, 스위칭 전압(보자력 전압(coercive voltage))보다 큰 전압이 캐패시터 전극에 걸쳐 인가될 필요가 있다. 캐패시터의 분극은 인가되는 전압의 극성에 따라 좌우된다. 강유전체 캐패시터의 장점은, 전원이 제거된 후에도 그 분극 상태를 유지하여 비휘발성 메모리 셀을 생성한다는 것이다.
도 1은 한 쌍의 비트라인(비트라인(BL) 및 비트라인 컴플리먼트(/BL))을 도시한다. 비트라인 각각은 한 그룹의 메모리 셀(110a 또는 110b)을 포함한다. 그룹의 메모리 셀(140)들 각각에는 트랜지스터(142)가 캐패시터(144)에 병렬로 결합되어 있으며, 상기 메모리 셀(140)들은 체인을 형성하기 위해 직렬로 결합된다. 이러한 메모리 아키텍처는, 예를 들어 ,"High Density Chain ferroelectric random access memory(chain FRAM)(Takashima 외, IEEE Jrnl. of Solid State Circuits, vol. 33, 787-792 페이지, 1998년 5월)"에 개시되어 있으며, 본 명세서에서 인용참조되고 있다. "미도시된" 감지 증폭기(sense amplifier)는 메모리 셀로의 액세스를 용이하게 하기 위해 비트라인들에 결합된다.
셀 트랜지스터의 게이트는 워드라인에 결합된 또는 워드라인으로서 역할하는 게이트 컨턱터일 수 있다. 선택 트랜지스터(130)는 체인의 일 단부를 그 각자의 비트라인에 선택적으로 결합시키기 위해 제공된다(예를 들어, 130a는 체인(110a)을 BL에 결합시키고 130b는 체인(110b)을 /BL에 결합시킨다). 플레이트라인(예를 들어 PL 또는 /PL)은 체인의 다른 단부에 결합된다. 무수한 비트라인 쌍 또는 컬럼(column)이 메모리 블록을 형성하기 위해 워드라인을 통해 상호접속될 수 있다.
리던던트 메모리 소자는 결함이 있는 셀들을 복구(repair)하기 위해 제공될 수 있다. 리던던시 스키임(redundancy scheme)의 일 형태는 로우(row) 또는 워드라인 리던던시로 언급된다. 로우 리던던시에서, 결함이 있는 셀에 대응하는 워드라인은 리던던시 회로를 통해 셀들의 리던던시 로우로 교체된다. 리던던시 스키임은 몇몇 결함이 있는 IC가 복구되게 하므로, 따라서 제조 비용을 감소시키는 수율을 증가시킨다.
하지만, 체인 아키텍처에서, 블록의 워드라인은 상호의존적이다. 이 상호의존성으로 인해, 리던던트 소자 또는 유닛은 블록과 동일한 크기를 가져야 한다. 이는, 블록내의 결함이 있는 셀을 복구하는 것은 전체 블록의 교체를 필요로 한다는 것을 의미한다. 리던던트 소자가 블록과 같은 크기이기 때문에, 블록내의 어떠한 수의 결함도 복구할 수 있다. 다른 블록내의 결함에 대하여는, 복구되어야 할 각각의 블록에 대해 1개의 추가 리던던트 블록이 필요하다. 따라서, 체인 아키텍처에서의 종래의 리던던시 스키임은 매우 비효율적이며 상당한 칩면적을 이용한다. 또한, 리던던트 소자내의 비교적 많은 수의 셀들은 리던던트 소자 자체의 불량 가능성을 증가시킨다.
상기 서술내용으로부터, 체인 아키텍처를 가진 IC에 개선된 리던던시를 제공하는 것이 바람직하다.
본 발명은 메모리 집적 회로(IC)에 관한 것이다. 더욱 상세하게, 본 발명은 체인 메모리 아키텍처에서의 리던던시의 구현에 관한 것이다.
도 1은 종래의 체인 아키텍처에 배열된 메모리 셀의 컬럼을 도시하는 도면; 및
도 2는 본 발명의 일 실시예에 따른 메모리 셀의 컬럼을 도시하는 도면이다.
본 발명은 체인 메모리 아키텍처에서의 개선된 리던던시 스키임에 관한 것이다. 일 실시예에서, 메모리 체인은 x개의 제1메모리 셀 및 m개의 제2메모리 셀을 포함하며, 여기서 x는 2와 같거나 그보다 큰 수이며, m은 1과 같거나 그보다 큰 수이다. 제1메모리 셀은 정보의 저장을 위해 사용되며, 제2메모리 셀은 결함이 있는 제1메모리 셀을 복구하는데 사용된다. 정규 저장 셀(normal storage cell)을 갖는 메모리 체인의 일부로서 리던던트 셀을 통합시킴으로써, 종래의 체인 아키텍처에서는 필요에 따라 교체시켜야만 했던 결함이 있는 셀이 배치된 전체 메모리 블록을 교체시킬 필요 없이 결함이 있는 셀을 복구할 수 있다.
도 2는 본 발명의 일 실시예에 따른 리던던시를 갖는 IC의 부분(201)을 도시한다. 컬럼을 나타내는 1쌍의 비트라인(BL 및/BL)이 도시된다. 복수의 컬럼은 워드라인에 의하여 상호연결되어 메모리 블록 또는 어레이를 형성한다. 센스 증폭기(295)는 비트라인의 일 단부에 결합되어 있다. 비트라인 각각은 메모리 체인(210a 또는 210b)을 포함한다. 체인의 메모리 셀(240) 각각에는 트랜지스터(242)가 캐패시터(244)에 병렬로 결합되어 있으며, 상기 메모리 셀(240)은 직렬로 결합되어 있다. 메모리 체인은 X개의 셀(226)을 포함하여 이루어져 있으며, 여기서 X는 정수이다. 실제적인 이유로, X는 2보다 크다. 예시적으로, 체인은 8개의 메모리 셀로 이루어져 있다. 또한, 다른 크기의 메모리 체인도 유용하다. 바람직하게, 메모리 체인은 2y메모리 셀을 포함하여 이루어져 있으며, y≥1이다. 셀 트랜지스터의 게이트는 워드라인에 결합되거나 워드라인으로서 역할하는 게이트 컨덕터일 수 있다. 메모리 셀은 워드라인(WL0내지 WLX-1)에 의해 어드레스된다.
체인의 일 단부를 그 각자의 비트라인에 선택적으로 결합시키기 위해 선택 트랜지스터(230)가 제공된다(예를 들어, 제1선택 트랜지스터(230a)는 제1메모리 체인(210a)을 제1비트라인(BL)에 결합시키고 제2선택 트랜지스터(230b)는 제2메모리 체인(210b)을 제2비트라인(/BL)에 결합시킨다). 제1선택 트랜지스터(230a)는 제1제어 신호(BS0)에 의해 제어되고, 제2선택 트랜지스터(230b)는 제2제어 신호(BS1)에 의해 제어된다. 제1메모리 체인(210a)이 선택되면, 제1제어 신호(BS0)는 그것을 제1비트라인(BL)에 결합시키기 위해 활성화된다. 한편, 제2메모리 체인(210b)이 선택되면, 제2제어 신호(BS1)가 활성화된다. 제1플레이트라인(PL)은 체인의 다른 단부(예를 들어, 제1플레이트 라인(PL) 또는 제2플레이트라인(/PL))에 결합된다. 일 실시예에서, 제1비트라인(BL)상의 체인은 제1플레이트라인(PL)에 결합되고, 제2비트라인(/BL)상의 체인은 제2플레이트라인(/PL)상에 결합된다. 무수한 비트라인 쌍들이 워드라인을 통해 상호연결되어 메모리 블록을 형성한다.
본 발명의 일 실시예에 따르면, 메모리 체인은 R개의 리던던트 셀(222)을 포함하며, 여기서 R≥1이다. 블록의 복구가능성은 R과 직접적으로 관련되어 있다(즉, R이 크면 클수록 복구가능성이 높다). 예시적으로, 체인은 2개의 리던던트 셀(즉, R=2)을 포함한다. 체인내에 리던던트 셀을 제공하면(즉, 인트라-체인 리던던시(intra-chain redundancy)), 체인내의 셀 수는 X + R과 같다. 리던던트 셀은 리던던트 워드라인(mWL0내지 mWLm-1)을 통해 어드레스된다. 일 실시예에서, 리던던트 메모리 셀은 선택 트랜지스터와 체인의 메모리 셀 사이에서 체인의 제1단부에위치된다. 또한, 체인의 다른 부분들에 리던던트 셀을 위치시키는 것도 유용하다. 또한, 리던던트 셀은 반드시 서로에 대해 인접해 있을 필요는 없다는 것을 이해할 수 있다.
결함이 있는 셀이 체인의 워드라인 중 하나에 생기는 경우, 리던던트 워드라인은 결함이 있는 것만을 교체시키기 위해 사용될 수 있다. 또한, 이는 동일한 워드라인을 따라 블록내에 있는 어떠한 수의 결함들에도 유효하다. 다른 워드라인상에 추가 결함들이 생기는 경우, 다른 리던던트 워드라인은 충분한 수의 리던던트 워드라인이 이용가능한 한 이들 결함이 있는 것들을 교체시키기 위해 사용될 수 있다. 8개의 셀을 갖는 메모리 체인의 경우, 각각의 리던던트 워드라인에 대해 리던던시를 달성하기 위해 4개의 퓨즈만이 요구된다(3개의 비트는 어드레싱을 위해, 1개의 비트는 마스터 퓨즈로서 역할하여 리던던시를 나타낸다).
또한, 제3 및 제4메모리 체인(210c, 210d)은 플레이트라인의 다른 쪽상의 비트라인 쌍에 제공될 수 있으며, 좌측 및 우측부(276, 278)를 형성한다. 일 실시예에서, 우측부상의 선택 트랜지스터는 별도의 제어 신호에 의해 제어된다. 예를 들어, 제3선택 트랜지스터(230c)는 제3제어 신호(BS2)에 의해 제어되고, 제4선택 트랜지스터(230d)는 제4제어 신호(BS3)신호에 의해 제어된다. 어떤 부분과 어떤 체인이 선택되느냐에 따라, 선택된 체인을 비트라인에 연결시키기 위해 적절한 제어 신호가 활성화된다. 일 실시예에서, 블록의 우측상의 셀(227)은 상이한 워드라인(예를 들어, WL8내지 WL15)에 의해 어드레스된다. 좌측부상의 체인과 마찬가지로, 리던던시 셀(223)이 제공된다. 도시된 바와 같이, 체인에는 2개의 리던던트 셀이 제공된다. 하지만, 우측부상의 체인이 좌측부와 동일한 수의 리던던트 및 메모리 셀을 가질 필요는 없다.
서술된 바와 같이, 본 발명에 따른 인트라-체인 리던던시는 종래의 접근법에 비해 보다 효율적인 리던던트 소자의 사용을 가능하게 한다. 예를 들어, 결함이 있는 워드라인은 전체 블록 대신에 리던던트 워드라인으로 교체될 수 있다. 더욱이, 보다 적은 수의 셀이 사용되기 때문에, 리던던시 소자는 불량 가능성이 낮아진다. 또한, 체인의 크기도 더욱 융통성이 있다.
본 발명은 다양한 실시예들을 참조로 개략적으로 도시되고 또한 서술되었지만, 당업자라면 본 발명의 기술적 사상 및 범위를 벗어나지 않고 수정 및 변형이 가능함을 이해할 수 있을 것이다. 그러므로, 본 발명의 범위는 상기의 서술내용을 참조로 결정되는 것이 아니라 균등론의 전 범위와 함께 첨부된 청구항을 참조로 결정되어야 한다.

Claims (20)

  1. 집적 회로에 있어서,
    x개의 제1메모리 셀을 포함하여 이루어지되, 여기서 x는 2와 같거나 그보다 큰 수이며, 상기 제1메모리 셀은 스토리지 메모리 셀로서 역할하고;
    m개의 제2메모리 셀을 포함하여 이루어지되, 여기서 m은 1과 같거나 그보다 큰 수이고, 상기 제2메모리 셀은 리던던트 메모리 셀로서 역할하며, 메모리 셀은 결함이 있는 제1메모리 셀을 복구하는데 사용되고;
    상기 제1 및 제2메모리 셀은 체인내에 모여 있는(group) 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서,
    상기 메모리 셀은 강유전체 메모리 셀인 것을 특징으로 하는 집적 회로.
  3. 제2항에 있어서,
    x는 2t이며 t는 1과 같거나 그보다 큰 수인 것을 특징으로 하는 집적 회로.
  4. 제1항에 있어서,
    x는 2t이며 t는 1과 같거나 그보다 큰 수인 것을 특징으로 하는 집적 회로.
  5. 제1항에 있어서,
    상기 체인의 제1단부는 제1비트라인에 결합되고 제2단부는 제1플레이트라인에 결합되는 것을 특징으로 하는 집적 회로.
  6. 제5항에 있어서,
    상기 체인의 상기 제1단부는 선택 트랜지스터를 통해 상기 제1비트라인에 결합되는 것을 특징으로 하는 집적 회로.
  7. 제6항에 있어서,
    제2선택 트랜지스터를 통해 제2비트라인에 결합되는 제1단부 및 제2플레이트라인에 결합되는 제2단부를 갖는 제2메모리 체인을 더 포함하여 이루어지되, 상기 제2메모리 체인은 x개의 제1메모리 셀 및 m개의 제2메모리 셀을 포함하고, 상기 제1비트라인 및 상기 제2비트라인은 비트라인 쌍을 형성하며,
    상기 제1 및 제2선택 트랜지스터를 제어하는 제1 및 제2제어 신호를 더 포함하여 이루어지는 것을 특징으로 하는 집적 회로.
  8. 제7항에 있어서,
    복수의 상기 비트라인 쌍을 더 포함하여 메모리 블록을 형성하는 것을 특징으로 하는 집적 회로.
  9. 제7항에 있어서,
    제3선택 트랜지스터를 통해 상기 제1비트라인에 결합되는 제1단부 및 상기 제1플레이트라인에 결합되는 제2단부를 갖는 제3메모리 체인;
    제4선택 트랜지스터를 통해 상기 제2비트라인에 결합되는 제1단부 및 상기 제2플레이트라인에 결합되는 제2단부를 갖는 제4메모리 체인을 더 포함하여 이루어지고, 상기 제3 및 제4메모리 체인 각각은 y개의 제1메모리 셀 및 n개의 제2메모리 셀을 포함하여 이루어지며, 여기서 y는 1과 같거나 그보다 큰 수이며 n은 1과 같거나 그보다 큰 수인 것을 특징으로 하는 집적 회로.
  10. 제9항에 있어서,
    복수의 상기 비트라인 쌍을 더 포함하여 메모리 블록을 형성하는 것을 특징으로 하는 집적 회로.
  11. 제9항에 있어서,
    상기 제3 및 제4선택 트랜지스터를 제어하는 제3 및 제4제어 신호를 더 포함하여 이루어지는 것을 특징으로 하는 집적 회로.
  12. 제11항에 있어서,
    복수의 상기 비트라인 쌍을 더 포함하여 메모리 블록을 형성하는 것을 특징으로 하는 집적 회로.
  13. 제9항에 있어서,
    n=m 및 y=x인 것을 특징으로 하는 집적 회로.
  14. 제13항에 있어서,
    상기 제3 및 제4선택 트랜지스터를 제어하는 제3 및 제4제어 신호를 더 포함하는 것을 특징으로 하는 집적 회로.
  15. 제14항에 있어서,
    복수의 상기 비트라인 쌍을 더 포함하여 메모리 블록을 형성하는 것을 특징으로 하는 집적 회로.
  16. 제5항에 있어서,
    제2비트라인에 결합되는 제1단부 및 제2플레이트라인에 결합되는 제2단부를 갖는 제2메모리 체인을 더 포함하여 이루어지되, 상기 제2메모리 체인은 x개의 제1메모리 셀 및 m개의 제2메모리 셀을 포함하고, 상기 제1비트라인 및 상기 제2비트라인은 비트라인 쌍을 형성하는 것을 특징으로 하는 집적 회로.
  17. 제16항에 있어서,
    복수의 상기 비트라인 쌍을 더 포함하여 메모리 블록을 형성하는 것을 특징으로 하는 집적 회로.
  18. 제16항에 있어서,
    상기 제1비트라인에 결합되는 제1단부 및 상기 제1플레이트라인에 결합되는 제2단부를 갖는 제3메모리 체인;
    상기 제2비트라인에 결합되는 제1단부 및 상기 제2플레이트라인에 결합되는 제2단부를 갖는 제4메모리 체인을 더 포함하여 이루어지되, 상기 제3 및 제4 메모리 체인 각각은 y개의 제1메모리 셀 및 n개의 제2메모리 셀을 포함하여 이루어지며, 여기서 y는 1과 같거나 그보다 큰 수이며 n은 1과 같거나 그보다 큰 수인 것을 특징으로 하는 집적 회로.
  19. 제18항에 있어서,
    n=m 및 y=x인 것을 특징으로 하는 집적 회로.
  20. 제19항에 있어서,
    복수의 상기 비트라인 쌍을 더 포함하여 메모리 블록을 형성하는 것을 특징으로 하는 집적 회로.
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