JP2005523557A

JP2005523557A - 連鎖式メモリー構造における冗長

Info

Publication number: JP2005523557A
Application number: JP2004500300A
Authority: JP
Inventors: レーム，ノーベルト; オリバーヨアヒム，ハンス; ヴォールファールト，ヨアク; ロエール，トーマス
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-04-26
Filing date: 2003-04-16
Publication date: 2005-08-04
Also published as: TW200307943A; EP1500109A1; KR100575289B1; EP1500109B1; DE60314861D1; US6856560B2; WO2003092015A1; DE60314861T2; KR20050004149A; US20030202386A1; TWI220991B; CN1650370A

Abstract

連鎖式メモリー構造のための改善された冗長機構を開示する。この冗長機構は、メモリー鎖の一部として冗長セルを含む。このように、冗長セルを使用して、鎖にある欠陥セルを修復する。従来の連鎖式構造では、欠陥セルがあると、ブロック全体を置き換える必要があった。しかし、本発明により、これを省ける。

Description

発明の詳細な説明

本発明は、メモリー集積回路（ＩＣ）に関するものである。より具体的には、本発明は、連鎖式メモリー構造（chained memory architecture）に冗長（redundancy）を実施することに関するものである。

〔発明の背景〕
強誘電性金属酸化物セラミック材料（ジルコン酸チタン酸鉛（lead zirconate titanate; ＰＺＴ）など）は、強誘電性半導体メモリー装置に使用するために研究されているものである。例えばストロンチウムビスマスタンタル（strontium bismuth tantalum; ＳＢＴ）のような他の強誘電物質も、同様に使用可能である。強誘電物質は、情報を記憶する強誘電性コンデンサを形成するために、２つの電極間に配される。強誘電性コンデンサは、強誘電物質に特有のヒステリシス分極によって、情報を記憶する。メモリーセルに記憶される論理値は、強誘電性コンデンサの分極方向によって決まる。コンデンサの分極方向を変えるには、その電極全体に、動作過電圧（強制的電圧）を上回る電圧を印加する必要がある。コンデンサの分極は、印加電圧の極性に依存している。強誘電性コンデンサの利点は、電力を切った後も分極状態を保持する点であり、すなわち、不揮発性メモリーセルとなる点である。

図１に、一対（一組）のビット線（ビット線ＢＬ、及び、ビット線補完物／ＢＬ）を示す。ビット線の各々は、一グループのメモリーセル（１１０ａまたは１１０ｂ）を含んでいる。グループのメモリーセル１４０は、各々、コンデンサ１４４と並列連結されているトランジスタ１４２を有し、鎖を形成するように直列連結されている。このようなメモリー構造は、
『Takashima et al「High Density Chain ferroelectric random access Memory （chain FRAM; 高密度連鎖式強誘電ランダムアクセスメモリー）」；IEEE Jrnl. of Solid State Circuits, Vol. 33, pp.787-792 May 1998』
に記載されている（なお、本願では、この文献の内容を全般的に引用している）。なお、メモリーセルへのアクセスを容易にするため、図示しないセンスアンプ（sense amplifier）がビット線と連結されている。

セルトランジスタのゲートは、ワード線と連結されたりワード線として機能したりする、ゲート導体となる。選択トランジスタ１３０は、鎖の一方の端部を、それぞれのビット線と選択的に連結する（例えば、１３０ａは、鎖１１０ａをＢＬと連結し、１３０ｂは、鎖１１０ｂを／ＢＬと連結する）ために備えられている。プレート線（例えば、ＰＬまたは／ＰＬ）が、鎖の他方の端部と連結されている。多数のビット線対または列は、メモリーブロックを形成するように、ワード線を介して相互に連結されている。

欠陥セルを修復するために、冗長メモリー素子が備えられていることもある。また、行冗長またはワード線冗長と呼ばれる冗長機構（redundancy scheme）もある。行冗長では、欠陥セルに該当するワード線を、冗長回路のセルの冗長行で交換する。このような冗長機構によって、欠陥のあるＩＣをある程度修復できる。その結果、生産量を増やせるので、製造コストを低減できる。

しかしながら、連鎖式構造では、ブロックのワード線が相互に関連（interdependent）している。この相互関連のために、冗長素子またはユニットを、ブロックと同じサイズとする必要がある。これは、ブロックにおける欠陥セルを修復するために、ブロック全体を交換する必要があるからである。すなわち、冗長素子がブロックと同サイズであれば、ブロック内にある任意の数の欠陥を修復できる。他のブロックにある欠陥に関しては、修復されるブロックごとに、冗長ブロックを１つ追加する必要がある。このように、連鎖式構造における従来の冗長機構は、非常に非能率的であり、かなりのチップ面積を占めている。さらに、冗長素子のセル数が比較的多いので、冗長素子自体の欠陥率が高くなる。

上記のことを考慮すれば、連鎖式構造のＩＣの冗長には改善の余地がある。

〔発明の概要〕
本発明は、連鎖式メモリー構造における、改善された冗長機構に関するものである。一実施形態では、メモリー鎖に、ｘ個の第１メモリーセルと、ｍ個の第２メモリーセルとが含まれている。ただし、ｘは２以上である。また、ｍは１以上である。第１メモリセルは、情報を記憶するために使用され、第２メモリセルは、欠陥のある第１メモリセルを修復するために使用される。通常のメモリーセルを有するメモリー鎖の一部として冗長セルを集積することで、メモリー鎖における欠陥セルを修復する際、従来のメモリー鎖構造において必要な「欠陥セルの位置するメモリーブロック全体の置き換え」は、不要となる。

〔図面の簡単な説明〕
図１は、従来の連鎖式構造に配置されているメモリーセル列を示す図である。図２は、本発明の一実施形態にかかるメモリーセル列を示す図である。

〔発明の詳細な説明〕
図２は、本発明の一実施形態に基づいて、冗長を有するＩＣの部分２０１を示す。列をなす（represents a column）一対のビット線（ＢＬおよび／ＢＬ）が示されている。メモリーブロックまたはメモリーアレイを形成するため、ワード線によって、複数の列が相互接続されている。センスアンプ２９５が、ビット線の一方の端部と連結されている。ビット線は、メモリー鎖（２１０ａまたは２１０ｂ）をそれぞれ備えている。鎖の各メモリーセル２４０は、コンデンサ２４４と並列接続されているトランジスタ２４２を備えている。また、鎖の各メモリーセル２４０は、直列接続されている。メモリー鎖は、ｘ個のセル２２６を備えている。ただし、ｘは整数である。実用的な理由から、ｘは、少なくとも２である。この図の実施例では、鎖に８個のメモリーセルが備えられているが、異なるサイズとしてもよい。メモリー鎖は、２^ｙ個のメモリーセルを備えていることが好ましい。ただし、ｙは１以上である。セルトランジスタのゲートは、ワード線と連結されたりワード線として機能したりする、ゲート導体となる。メモリーセルは、ワード線ＷＬ_０−ＷＬ_ｘ―１によってアドレス（address）される。

選択トランジスタ２３０は、鎖の一方の端部を、その各ビット線と選択的に連結する（例えば、２３０ａは、鎖２１０ａをＢＬと連結し、２３０ｂは、鎖２１０ｂを、／ＢＬと連結する）ために備えられている。選択トランジスタ２３０ａは、制御信号ＢＳ_０によって制御され、選択トランジスタ２３０ｂは、制御信号ＢＳ_１によって制御される。鎖２１０ａが選択されると、これをＢＬと連結するために、制御信号ＢＳ_０が起動される。一方、鎖２１０ｂが選択されると、制御信号ＢＳ_１が出力される。プレート線（例えば、ＰＬまたは／ＰＬ）は、鎖の他方の端部と連結されている。一実施形態では、ＢＬにある鎖は、ＰＬと連結され、／ＢＬにある鎖は、／ＰＬと連結される。多数のビット線対は、メモリーブロックを形成するために、ワード線を介して相互に接続されている。

本発明の一実施形態では、メモリー鎖がＲ個の冗長セル２２２を備えている。ただし、Ｒは１以上の整数である。ブロックの修復可能性は、Ｒに直接関連している（すなわち、Ｒが多ければ多いほど修復可能性が高くなる）。この図の実施例では、２つの冗長セルが鎖に備えられている（すなわちＲ＝２）。鎖に冗長セルを備える（すなわち、鎖間冗長（intra-chain redundancy））場合、鎖にあるセルの数は、Ｘ＋Ｒに等しい。冗長セルは、冗長ワード線ＲＷＬ_０−ＲＷＬ_Ｒ−１を介してアドレスされる。一実施形態では、冗長メモリーセルが、鎖のメモリーセルと選択トランジスタとの間の、鎖の第１端部に配置される。鎖の他の部分に冗長セルを配置しても、同じく有用である。さらに、冗長セルが、必ずしも相互に隣接していなくても（すなわち、グループになっていなくても）よいことがわかる。

鎖のワード線の１つにあるセルに欠陥が生じると、欠陥のあるものを交換するために、冗長ワード線を使用できる。これにより、同じワード線に沿ったブロックにいくつ欠陥があっても対応できる。他のワード線においてさらに欠陥が発生した場合、これらの欠陥のあるものを交換するために、利用可能な十分な数の冗長ワード線がある限り、他の冗長ワード線を使用できる。各冗長ワード線を冗長にするため必要なヒューズ（fuse）は、８個のセルを有するメモリー鎖に対してたった４本（アドレスのための３ビット、および、冗長を示すマスターヒューズとして機能するための１ビット）である。

メモリー鎖２１０ｃ〜ｄが、プレート線の反対側にあるビット線対にも備えられており、左側の区画２７６と右側の区画２７８とを形成している。右側の区画にある選択トランジスタは、一実施形態では、個別の制御信号によって制御される。例えば、選択トランジスタ２３０ｃは、ＢＳ_２信号によって制御され、選択トランジスタ２３０ｄは、ＢＳ_３によって制御される。選択されている区画および鎖に応じて、選択された鎖をビット線と連結するために適切な制御信号が起動される。一実施形態では、ブロックの右側にあるセル２２７が、異なるワード線（例えば、ＷＬ_８−ＷＬ_１５）によってアドレスされる。左側の区画にある鎖のように、冗長セル２２３が備えられている。図に示すように、これらの鎖には、２個の冗長セルが備えられている。しかし、右側の区画にある鎖が、必ずしも左側の区画と同じ数の冗長セルおよびメモリーセルを備えている必要はない。

上記のように、本発明の鎖間冗長により、冗長素子を、従来の方法よりも効果的に使用できる。例えば、ワード線に欠陥のある場合、ブロック全体を交換する代わりに、欠陥のあるワード線を冗長ワード線で交換できる。さらに、使用するセルが少ないので、冗長素子に欠陥のある可能性が低い。さらに、鎖の大きさの制限も少ない。

本発明を、様々な実施形態に関連して具体的に示し説明してきたが、当業者には、本発明の精神と範囲に反することなく、本発明に補正および変更を加えてもよいことを認識できるだろう。従って、本発明の範囲は、前述の実施例ではなく、その等価物の全体的範囲を含む、添付の請求項に関連して確定される。

従来の連鎖式構造に配置されているメモリーセル列を示す図である。本発明の一実施形態にかかるメモリーセル列を示す図である。

Claims

記憶メモリーセルとして機能するｘ個（ｘは２以上）の第１メモリーセルと、
冗長メモリーセルとして機能するｍ個（ｍは１以上）の第２メモリーセルとを備え、
この第２メモリーセルが、欠陥のある第１メモリーセルを修復するために使用され、
第１および第２メモリーセルが鎖状に連結されている、集積回路。
上記メモリーセルが強誘電性メモリーセルである、請求項１に記載の集積回路。
ｘが２^ｔであり、ｔが１以上である、請求項２に記載の集積回路。
ｘが２^ｔであり、ｔが１以上である、請求項１に記載の集積回路。
上記鎖の第１端部がビット線と連結されており、第２端部がプレート線と連結されている、請求項１に記載の集積回路。
上記鎖の第１端部が、選択トランジスタを介してビット線と接続されている、請求項５に記載の集積回路。
第２選択トランジスタを介して第２ビット線と連結されている第１端部と、第２プレート線と連結されている第２端部とを有する第２メモリー鎖と、
第１および第２選択トランジスタを制御する第１および第２制御信号とを含み、
上記第２メモリー鎖が、ｘ個の第１メモリーセルと、ｍ個の第２メモリーセルとを備えており、
上記ビット線および第２ビット線が、ビット線対を形成している、請求項６に記載の集積回路。
メモリーブロックを形成するための、複数のビット線対を備えている、請求項７に記載の集積回路。
第３選択トランジスタを介してビット線と連結されている第１端部と、プレート線と連結されている第２端部とを有する第３メモリー鎖と、
第４選択トランジスタを介して第２ビット線と連結されている第１端部と、第２プレート線と連結されている第２端部とを有する第４メモリー鎖とをさらに備え、
上記第３および第４メモリー鎖が、それぞれ、ｙ個（ｙは１以上）のメモリーセルと、ｎ個（ｎは１以上）の第２メモリーセルとを備えている、請求項７に記載の集積回路。
メモリーブロックを形成するための、複数のビット線対を備えている、請求項９に記載の集積回路。
上記第３および第４選択トランジスタを制御するための第３および第４制御信号を含んでいる、請求項９に記載の集積回路。
メモリーブロックを形成するための、複数のビット線対を備えている、請求項１１に記載の集積回路。
ｎ＝ｍであり、ｙ＝ｘである、請求項９に記載の集積回路。
上記第３および第４選択トランジスタを制御するための第３および第４制御信号を含んでいる、請求項１３に記載の集積回路。
メモリーブロックを形成するための、複数のビット線対を備えている、請求項１４に記載の集積回路。
第２ビット線と連結されている第１端部と、第２プレート線と連結されている第２端部とを有する第２メモリー鎖を備え、
上記第２メモリー鎖が、ｘ個の第１メモリーセルと、ｍ個の第２メモリーセルとを備えており、
上記ビット線および第２ビット線が、ビット線対を形成している、請求項５に記載の集積回路。
メモリーブロックを形成するための、複数のビット線対を備えている、請求項１６に記載の集積回路。
ビット線と連結されている第１端部と、プレート線と連結されている第２端部とを有する第３メモリー鎖と、
第２ビット線と連結されている第１端部と、第２プレート線と連結されている第２端部とを有する第４メモリー鎖とを備え、
第３および第４メモリー鎖が、それぞれ、ｙ個（ｙは１以上）の第１メモリーセルと、ｎ個（ｎは１以上）の第２メモリーセルとを備えている、請求項１６に記載の集積回路。
ｍ＝ｎであり、ｙ＝ｘである、請求項１８に記載の集積回路。
メモリーブロックを形成するための、複数のビット線対を備えている、請求項１９に記載の集積回路。