KR20150024024A - 비휘발성 메모리 장치의 구동 방법 - Google Patents

비휘발성 메모리 장치의 구동 방법 Download PDF

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Abstract

복수의 워드 라인들에 각각 연결된 복수의 페이지들을 가지는 메모리 블록을 포함하는 비휘발성 메모리 장치의 구동 방법에서, 메모리 블록의 복수의 페이지들 중 적어도 하나의 제1 페이지가 N 비트 모드(N은 2 이상의 자연수)로 프로그램되고, 메모리 블록의 복수의 페이지들 중 프로그램되지 않은 적어도 하나의 제2 페이지의 문턱 전압 분포의 이동(shift)이 검사되며, 제2 페이지의 문턱 전압 분포가 소정의 크기 이상으로 이동된 경우, 제2 페이지가 M 비트 모드(M은 N보다 작은 자연수)로 프로그램된다. 이에 따라, 메모리 블록이 효율적으로 활용되고, 비휘발성 메모리 장치의 저장 공간이 증대될 수 있다.

Description

비휘발성 메모리 장치의 구동 방법{METHOD OF OPERATING A NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치의 구동 방법에 관한 것이다.
플래시 메모리 장치와 같은 비휘발성 메모리 장치의 메모리 셀들은 서로 다른 논리 상태들을 나타내는 문턱 전압 분포들을 가지도록 프로그램됨으로써 데이터를 저장할 수 있다. 상기 비휘발성 메모리 장치의 하나의 메모리 블록에서, 일부 페이지들이 프로그램된 후, 상기 프로그램된 페이지들에 대한 리드 동작이 반복적으로 수행되는 경우, 리드 디스터브에 의해 소거 상태인 다른 페이지들의 문턱 전압 분포가 넓어지거나 이동(shift)될 수 있다. 이 후, 이동된 문턱 전압 분포를 가지는 페이지들에 대한 프로그램 동작 시, 상기 페이지들에서 잘못된 데이터가 저장된 페일 비트(fail bit)가 증가되어 신뢰성이 저하되는 문제가 발생할 수 있다.
본 발명의 일 목적은 메모리 블록을 효율적으로 활용할 수 있는 비휘발성 메모리 장치의 구동 방법을 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 복수의 워드 라인들에 각각 연결된 복수의 페이지들을 가지는 메모리 블록을 포함하는 비휘발성 메모리 장치의 구동 방법에서, 상기 메모리 블록의 상기 복수의 페이지들 중 적어도 하나의 제1 페이지가 N 비트 모드(N은 2 이상의 자연수)로 프로그램되고, 상기 메모리 블록의 상기 복수의 페이지들 중 프로그램되지 않은 적어도 하나의 제2 페이지의 문턱 전압 분포의 이동(shift)이 검사되며, 상기 제2 페이지의 상기 문턱 전압 분포가 소정의 크기 이상으로 이동된 경우, 상기 제2 페이지가 M 비트 모드(M은 N보다 작은 자연수)로 프로그램된다.
일 실시예에서, 상기 제2 페이지의 상기 문턱 전압 분포의 이동을 검사하도록, 상기 제2 페이지에 상응하는 워드 라인에 이동 검사 전압을 인가하여 상기 제2 페이지의 메모리 셀들 중 상기 이동 검사 전압보다 높은 문턱 전압을 가지는 오프-셀들이 카운트될 수 있다.
일 실시예에서, 상기 오프-셀들을 카운트하는 단계는 주기적으로 수행될 수 있다.
일 실시예에서, 상기 오프-셀들을 카운트하는 단계는 상기 메모리 블록에 대한 리드 동작들이 소정의 횟수만큼 수행될 때 마다 수행될 수 있다.
일 실시예에서, 상기 오프-셀들을 카운트하는 단계는 상기 메모리 블록에 대한 리드 동작들이 랜덤한 횟수만큼 수행된 후 수행되고, 상기 랜덤한 횟수의 평균은 미리 결정될 수 있다.
일 실시예에서, 상기 오프-셀들을 카운트하는 단계는 점차적으로 좁아지는 간격을 가지고 반복적으로 수행될 수 있다.
일 실시예에서, 상기 오프-셀들을 카운트하는 단계는 상기 제2 페이지에 대한 프로그램 커맨드가 수신될 때 수행될 수 있다.
일 실시예에서, 상기 이동 검사 전압은 최하위 프로그램 상태에 상응하는 검증 전압보다 낮을 수 있다.
일 실시예에서, 상기 이동 검사 전압은 소거 상태와 최하위 프로그램 상태를 구분하기 위한 리드 전압보다 낮을 수 있다.
일 실시예에서, 상기 카운트된 오프-셀들의 개수가 소정의 값 이상인 경우, 상기 제2 페이지의 상기 문턱 전압 분포가 상기 소정의 크기 이상으로 이동된 것으로 판단될 수 있다.
일 실시예에서, 상기 제2 페이지의 상기 문턱 전압 분포의 이동을 검사하도록, 상기 메모리 블록에서 수행된 리드 동작들의 횟수가 카운트될 수 있다.
일 실시예에서, 상기 카운트된 리드 동작들의 횟수가 소정의 값 이상인 경우, 상기 제2 페이지의 상기 문턱 전압 분포가 상기 소정의 크기 이상으로 이동된 것으로 판단될 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 복수의 워드 라인들에 각각 연결된 복수의 페이지들을 가지는 메모리 블록을 포함하는 비휘발성 메모리 장치의 구동 방법에서, 적어도 하나의 제1 검증 전압을 이용하여 상기 메모리 블록의 상기 복수의 페이지들 중 적어도 하나의 제1 페이지가 프로그램되고, 상기 메모리 블록의 상기 복수의 페이지들 중 프로그램되지 않은 적어도 하나의 제2 페이지의 문턱 전압 분포의 이동(shift)이 검사되며, 상기 제2 페이지의 상기 문턱 전압 분포가 소정의 크기 이상으로 이동된 경우, 상기 제1 검증 전압보다 높은 적어도 하나의 제2 검증 전압을 이용하여 상기 제2 페이지가 프로그램된다.
일 실시예에서, 상기 제2 페이지에 대한 프로그램 동작에 이용되는 상기 제2 검증 전압은 상기 제1 페이지에 대한 프로그램 동작에 이용되는 상기 제1 검증 전압의 간격보다 좁은 간격을 가질 수 있다.
일 실시예에서, 상기 제1 페이지에 대한 프로그램 동작 및 상기 제2 페이지에 대한 프로그램 동작은 증가형 스텝 펄스 전압을 이용하여 수행되고, 상기 제2 페이지에 대한 프로그램 동작에 이용되는 상기 증가형 스텝 펄스 전압은 상기 제1 페이지에 대한 프로그램 동작에 이용되는 상기 증가형 스텝 펄스 전압의 단위 증가량보다 작은 단위 증가량을 가질 수 있다.
상기와 같은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법은, N 비트 모드의 메모리 블록에서 소거 상태의 적어도 하나의 페이지의 문턱 전압 분포가 소정의 크기 이상으로 이동된 경우, 상기 페이지를 M 비트 모드(M은 N보다 작은 자연수)로 설정 및 프로그램함으로써, 메모리 블록을 효율적으로 활용하여 신뢰성을 향상시키고, 저장 공간을 증대시킬 수 있다.
또한, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법은, 소거 상태의 적어도 하나의 페이지의 문턱 전압 분포가 소정의 크기 이상으로 이동된 경우, 좁은 간격을 가지는 검증 전압들을 이용하여 상기 페이지를 프로그램함으로써, 메모리 블록을 효율적으로 활용하여 신뢰성을 향상시키고, 저장 공간을 증대시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법을 나타내는 순서도이다.
도 2a는 적어도 하나의 제1 페이지가 N 비트 모드로 프로그램된 후의 메모리 블록의 각각의 페이지들의 문턱 전압 분포들의 일 예를 나타내는 도면이고, 도 2b는 적어도 하나의 제1 페이지가 반복적으로 리드된 후의 메모리 블록의 각각의 페이지들의 문턱 전압 분포들의 일 예를 나타내는 도면이며, 도 2c는 적어도 하나의 제2 페이지가 M 비트 모드로 프로그램된 후의 메모리 블록의 각각의 페이지들의 문턱 전압 분포들의 일 예를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 나타내는 순서도이다.
도 4는 도 3의 구동 방법에서 이동 검사 전압을 이용하여 오프-셀을 카운트하는 단계를 설명하기 위한 도면이다.
도 5a 내지 도 5d는 도 3의 구동 방법에서 오프-셀을 카운트하여 문턱 전압 분포의 이동을 검사하는 검사 동작이 수행되는 시점의 예들을 나타내는 도면들이다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 나타내는 순서도이다.
도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 나타내는 순서도이다.
도 8a는 적어도 하나의 제1 페이지가 반복적으로 리드된 후의 메모리 블록의 각각의 페이지들의 문턱 전압 분포들의 일 예를 나타내는 도면이고, 도 8b는 조절된 검증 전압을 이용하여 적어도 하나의 제2 페이지가 프로그램된 후의 메모리 블록의 각각의 페이지들의 문턱 전압 분포들의 일 예를 나타내는 도면이다.
도 9는 도 7의 구동 방법에서 적어도 하나의 제1 페이지에 대한 프로그램 동작에 이용되는 제1 검증 전압들 및 적어도 하나의 제2 페이지에 대한 프로그램 동작에 이용되는 제2 검증 전압들의 일 예를 설명하기 위한 도면이다.
도 10a는 도 7의 구동 방법에서 적어도 하나의 제1 페이지에 대한 프로그램 동작에 이용되는 증가형 스텝 펄스 전압의 일 예를 나타내는 도면이고, 도 10b는 적어도 하나의 제2 페이지에 대한 프로그램 동작에 이용되는 증가형 스텝 펄스 전압의 일 예를 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 12, 도 13 및 도 14는 도 11의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다.
도 15은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 16은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 메모리 시스템이 메모리 카드에 응용된 예를 나타내는 도면이다.
도 18은 본 발명의 실시예들에 따른 메모리 시스템이 솔리드 스테이트 드라이브에 응용된 예를 나타내는 도면이다.
도 19는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법을 나타내는 순서도이고, 도 2a는 적어도 하나의 제1 페이지가 N 비트 모드로 프로그램된 후의 메모리 블록의 각각의 페이지들의 문턱 전압 분포들의 일 예를 나타내는 도면이며, 도 2b는 적어도 하나의 제1 페이지가 반복적으로 리드된 후의 메모리 블록의 각각의 페이지들의 문턱 전압 분포들의 일 예를 나타내는 도면이고, 도 2c는 적어도 하나의 제2 페이지가 M 비트 모드로 프로그램된 후의 메모리 블록의 각각의 페이지들의 문턱 전압 분포들의 일 예를 나타내는 도면이다.
도 1을 참조하면, 복수의 워드 라인들에 각각 연결된 복수의 페이지들을 가지는 메모리 블록을 포함하는 비휘발성 메모리 장치에서, 상기 메모리 블록의 상기 복수의 페이지들 중 적어도 하나의 제1 페이지가 N 비트 모드(N은 2 이상의 자연수)로 프로그램된다(S100). 한편, 여기서, 하나의 페이지는 상응하는 워드 라인에 연결된 메모리 셀들을 의미할 수 있다.
예를 들어, 도 2a에 도시된 바와 같이, 하나의 메모리 블록에 포함된 복수의 페이지들(PAGE1, PAGE2, PAGEN-1, PAGEN) 중 일부의 페이지들(PAGE1, PAGE2)이 N 비트 모드, 예를 들어 2 비트 모드로 프로그램될 수 있다. 상기 2 비트 모드로 프로그램된 페이지들(PAGE1, PAGE2)의 메모리 셀들 각각은 저장된 2 비트의 데이터에 따라 소거 상태(E0), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 상응하는 하나를 가질 수 있다. 또한, 프로그램되지 않은 페이지들(PAGEN-1, PAGEN)은 소거 상태(E0)를 가질 수 있다.
상기 적어도 하나의 제1 페이지가 상기 N 비트 모드로 프로그램된 후, 상기 메모리 블록에서 상기 적어도 하나의 제1 페이지에 대한 리드 동작이 수행될 수 있다. 상기 메모리 블록에서 상기 리드 동작이 반복적으로 수행되면, 상기 메모리 블록의 상기 복수의 페이지들 중 프로그램되지 않은 적어도 하나의 제2 페이지의 문턱 전압 분포가 리드 디스터브(read disturb)에 의해 이동(shift)될 수 있다. 예를 들어, 도 2b에 도시된 바와 같이, 프로그램된 페이지들(PAGE1, PAGE2)에 대한 리드 동작이 수행될 때, 프로그램되지 않은 페이지들(PAGEN-1, PAGEN)에 상응하는 워드 라인들에 리드 패스 전압들(Vread)이 인가되고, 상기 리드 패스 전압들에 의해 소거 상태(E0)인 프로그램되지 않은 페이지들(PAGEN-1, PAGEN)의 문턱 전압 분포가 넓어지거나 이동(shift)될 수 있다. 한편, 프로그램되지 않은 페이지들(PAGEN-1, PAGEN)의 상기 문턱 전압 분포가 소정의 크기 이상으로 이동된 경우, 프로그램되지 않은 페이지들(PAGEN-1, PAGEN)에 대한 프로그램 동작 시 페이지들(PAGEN-1, PAGEN)에 잘못된 데이터가 저장된 페일 비트(fail bit)가 증가되어 프로그램되지 않은 페이지들(PAGEN-1, PAGEN)에 대한 프로그램 페일(program fail)이 발생할 수 있고, 이에 따라 상기 메모리 블록이 유효하지 않게(invalid) 될 수 있다.
이를 방지하도록, 상기 메모리 블록의 상기 복수의 페이지들 중 프로그램되지 않은 적어도 하나의 제2 페이지의 문턱 전압 분포의 이동(shift)이 검사된다(S120). 일 실시예에서, 상기 비휘발성 메모리 장치는 이동 검사 전압(shift check voltage)을 이용하여 상기 제2 페이지의 메모리 셀들 중 상기 이동 검사 전압보다 높은 문턱 전압을 가지는 오프-셀들을 카운트하고, 상기 카운트된 오프-셀들의 개수가 소정의 값 이상인 경우, 상기 제2 페이지의 상기 문턱 전압 분포가 상기 소정의 크기 이상으로 이동된 것으로 판단할 수 있다. 다른 실시예에서, 상기 비휘발성 메모리 장치는 상기 메모리 블록에서 수행된 리드 동작들의 횟수를 카운트하고, 상기 카운트된 리드 동작들의 횟수가 소정의 값 이상인 경우, 상기 제2 페이지의 상기 문턱 전압 분포가 상기 소정의 크기 이상으로 이동된 것으로 판단할 수 있다.
상기 제2 페이지의 상기 문턱 전압 분포가 상기 소정의 크기 이상으로 이동된 경우, 상기 비휘발성 메모리 장치는 상기 제2 페이지를 M 비트 모드(M은 N보다 작은 자연수)로 프로그램한다(S140). 예를 들어, 도 2c에 도시된 바와 같이, 상기 2 비트 모드로 프로그램된 페이지들(PAGE1, PAGE2)에 대한 리드 동작에 의해 프로그램되지 않은 페이지들(PAGEN-1, PAGEN)의 문턱 전압 분포가 상기 소정의 크기 이상으로 이동된 경우, 상기 비휘발성 메모리 장치는 프로그램되지 않은 페이지들(PAGEN-1, PAGEN)을 1 비트 모드로 설정할 수 있다. 이 후, 1 비트 모드로 설정된 페이지들(PAGEN-1, PAGEN)에 대한 프로그램 동작 시, 페이지들(PAGEN-1, PAGEN)은 상기 1 비트 모드로 프로그램될 수 있다. 즉, 페이지들(PAGEN-1, PAGEN)의 메모리 셀들 각각은 저장될 1 비트의 데이터에 따라 소거 상태(E0) 또는 프로그램 상태(P1) 중 상응하는 하나를 가지도록 프로그램될 수 있다. 한편, 문턱 전압 분포가 상기 소정의 크기 이상으로 이동된 페이지들(PAGEN-1, PAGEN)에 대하여 상기 2 비트 모드의 프로그램 동작이 수행되는 경우, 소거 또는 프로그램 상태들(E0, P1, P2, P3) 사이의 마진(margin)이 확보되지 않아 상기 프로그램 페일이 발생할 수 있다. 그러나, 페이지들(PAGEN-1, PAGEN)에 대하여 상기 1 비트 모드의 프로그램 동작이 수행되는 경우, 소거 상태(E0)의 문턱 전압 분포가 이동되더라도, 소거 상태(E0) 및 프로그램 상태(P1) 사이의 마진이 확보될 수 있고, 페이지들(PAGEN-1, PAGEN)에 대한 프로그램 동작 및 리드 동작이 정확하게 수행될 수 있다.
종래의 비휘발성 메모리 장치에서는, 하나의 메모리 블록에서 프로그램되지 않은 페이지의 문턱 전압 분포가 소정의 크기 이상으로 이동된 경우, 상기 메모리 블록의 프로그램된 페이지들을 미사용 중인 소거된 다른 메모리 블록으로 복사하고, 상기 메모리 블록은 유효하지 않게(invalid) 되었다. 이에 따라, 종래의 비휘발성 메모리 장치의 저장 공간이 감소되었다. 그러나, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법에서, 상기 N 비트 모드로 프로그램된 적어도 하나의 제1 페이지에 대한 리드 동작에 의해 상기 프로그램되지 않은 적어도 하나의 제2 페이지의 문턱 전압 분포가 소정의 크기 이상으로 이동된 경우, 상기 제2 페이지를 상기 M 비트 모드(M은 N보다 작은 자연수)로 설정 및 프로그램함으로써, 메모리 블록을 계속하여 사용할 수 있다. 이와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법은 하나의 메모리 블록에서 프로그램되지 않은 페이지의 문턱 전압 분포가 소정의 크기 이상으로 이동되더라도, 상기 메모리 블록을 효율적으로 활용할 수 있고, 이에 따라 상기 비휘발성 메모리 장치의 저장 공간을 증대시킬 수 있다.
한편, 도 2a 내지 도 2c에는 상기 2 비트 모드를 가지는 메모리 블록에서 문턱 전압 분포가 이동된 페이지가 상기 1 비트 모드로 설정 및 프로그램되는 예가 도시되어 있으나, 상기 메모리 블록은 상기 N 비트 모드(N은 2 이상의 자연수), 즉 2 비트 또는 그 이상의 모드를 가질 수 있고, 상기 문턱 전압 분포가 이동된 페이지는 M 비트 모드(M은 N보다 작은 임의의 자연수), 즉 상기 메모리 블록의 원래의 모드보다 작은 임의의 비트의 모드로 설정 및 프로그램될 수 있다. 예를 들어, 상기 메모리 블록은 원래 3 비트 모드를 가질 수 있고, 문턱 전압 분포가 이동된 페이지는 2 비트 모드 또는 1 비트 모드로 설정 및 프로그램될 수 있다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 나타내는 순서도이고, 도 4는 도 3의 구동 방법에서 이동 검사 전압을 이용하여 오프-셀을 카운트하는 단계를 설명하기 위한 도면이며, 도 5a 내지 도 5d는 도 3의 구동 방법에서 오프-셀을 카운트하여 문턱 전압 분포의 이동을 검사하는 검사 동작이 수행되는 시점의 예들을 나타내는 도면들이다.
도 3을 참조하면, 복수의 워드 라인들에 각각 연결된 복수의 페이지들을 가지는 메모리 블록을 포함하는 비휘발성 메모리 장치에서, 상기 메모리 블록의 상기 복수의 페이지들 중 적어도 하나의 제1 페이지가 N 비트 모드(N은 2 이상의 자연수)로 프로그램될 수 있다(S200). 상기 적어도 하나의 제1 페이지가 상기 N 비트 모드로 프로그램된 후, 상기 메모리 블록에서 상기 적어도 하나의 제1 페이지에 대한 리드 동작이 수행될 수 있고, 이에 따라 프로그램되지 않은 적어도 하나의 제2 페이지의 문턱 전압 분포가 리드 디스터브(read disturb)에 의해 이동(shift)될 수 있다.
상기 비휘발성 메모리 장치는 상기 제2 페이지에 상응하는 워드 라인에 이동 검사 전압(shift check voltage)을 인가하여 상기 제2 페이지의 메모리 셀들 중 상기 이동 검사 전압보다 높은 문턱 전압을 가지는 오프-셀들을 카운트할 수 있다(S220).
예를 들어, 도 4에 도시된 바와 같이, 제1 페이지(PAGE1)는 메모리 셀들 각각을 소거 상태(E0), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 하나를 가지도록 2 비트 모드로 프로그램될 수 있다. 제1 페이지(PAGE1)에 대한 리드 동작이 반복적으로 수행되면, 소거 상태(E0’)인 제2 페이지(PAGE2)의 문턱 전압 분포가 이동(shift)될 수 있다. 한편, 상기 문턱 전압 분포가 이동된 제2 페이지(PAGE2)의 소거 상태(E0)가 소거 상태(E0)와 최하위 프로그램 상태, 즉 제1 프로그램 상태(P1)를 구분하기 위한 리드 전압(Vr) 또는 상기 최하위 프로그램 상태, 즉 제1 프로그램 상태(P1)에 상응하는 검증 전압(Vvrf) 이상으로 이동되는 경우, 제2 페이지(PAGE2)에 대한 2 비트 모드 프로그램 동작 또는 2 비트 모드 독출 동작에서 프로그램 페일 및/또는 리드 페일이 발생될 수 있다.
이를 방지하도록, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법에서는, 제2 페이지(PAGE2)에 상응하는 워드 라인에 이동 검사 전압(Vsc)을 인가하여 상기 문턱 전압 분포가 이동된 소거 상태(E0)를 가지는 제2 페이지(PAGE2)에 포함된 메모리 셀들 중 이동 검사 전압(Vsc)보다 높은 문턱 전압을 가지는 오프-셀들(280)을 카운트할 수 있다. 일 실시예에서, 이동 검사 전압(Vsc)은 상기 최하위 프로그램 상태, 즉 제1 프로그램 상태(P1)에 상응하는 검증 전압(Vvrf)보다 낮을 수 있다. 다른 실시예에서, 이동 검사 전압(Vsc)은 소거 상태(E0)와 최하위 프로그램 상태, 즉 제1 프로그램 상태(P1)를 구분하기 위한 리드 전압(Vr)보다 낮을 수 있다.
한편, 이와 같이 오프-셀들(280)을 카운트하여 문턱 전압 분포의 이동을 검사하는 검사 동작은 실시예에 따라 다양한 시점에 수행될 수 있다. 일 실시예에서, 상기 검사 동작은 주기적으로 수행될 수 있다.
다른 실시예에서, 도 5a에 도시된 바와 같이, 상기 검사 동작은 상기 메모리 블록에 대한 리드 동작들이 소정의 고정된 횟수만큼 수행될 때 마다 수행될 수 있다. 예를 들어, 제1 페이지(PAGE1)에 대한 상기 N 비트 모드의 프로그램 동작(300)이 수행된 후, 제1 페이지(PAGE1)에 대한 리드 동작(320)이 L 번(L은 1 이상의 자연수) 수행될 때마다 제2 페이지(PAGE2)에 대한 상기 검사 동작(340)이 수행될 수 있다.
또 다른 실시예에서, 도 5b에 도시된 바와 같이, 상기 검사 동작은 상기 메모리 블록에 대한 리드 동작들이 랜덤한 횟수만큼 수행된 후 수행되고, 상기 랜덤한 횟수의 평균은 미리 결정될 수 있다. 예를 들어, 제1 페이지(PAGE1)에 대한 상기 N 비트 모드의 프로그램 동작(300)이 수행된 후, 제1 페이지(PAGE1)에 대한 리드 동작(320)이 랜덤하게 결정된 L1 번(L1은 1 이상의 임의의 자연수) 수행된 후 제2 페이지(PAGE2)에 대한 제1 검사 동작(340)이 수행되고, 제1 검사 동작(340)이 수행된 이후 제1 페이지(PAGE1)에 대한 리드 동작(320)이 랜덤하게 결정된 L2 번(L2는 1 이상의 임의의 자연수) 수행된 후 제2 페이지(PAGE2)에 대한 제2 검사 동작(340)이 수행되며, 제2 검사 동작(340)이 수행된 이후 제1 페이지(PAGE1)에 대한 리드 동작(320)이 랜덤하게 결정된 L3 번(L3는 1 이상의 임의의 자연수) 수행된 후 제2 페이지(PAGE2)에 대한 제3 검사 동작(340)이 수행될 수 있다. 한편, 상기 L1 번, 상기 L2 번 및 상기 L3 번은 랜덤하게 결정되나, 이들의 평균은 L 번으로 미리 결정된 값을 가질 수 있다. 이와 같이, 또 다른 실시예에서, 평균 L 번을 유지하면서 랜덤하게 결정되는 회수의 리드 동작들(320)이 수행된 후 검사 동작(340)이 수행됨으로써, 리드 동작들(320)이 소정의 패턴을 가지고 수행되더라도, 제2 페이지(PAGE2)에 대한 검사 동작(340)이 상기 패턴에 영향을 받지 않고, 정확하게 수행될 수 있다.
또 다른 실시예에서, 도 5c에 도시된 바와 같이, 상기 검사 동작은 점차적으로 좁아지는 간격을 가지고 반복적으로 수행될 수 있다. 예를 들어, 제1 페이지(PAGE1)에 대한 상기 N 비트 모드의 프로그램 동작(300)이 수행된 후, 제1 페이지(PAGE1)에 대한 리드 동작(320)이 K1 번(L1은 1 이상의 자연수) 수행된 후 제2 페이지(PAGE2)에 대한 제1 검사 동작(340)이 수행되고, 제1 검사 동작(340)이 수행된 이후 제1 페이지(PAGE1)에 대한 리드 동작(320)이 K1 번보다 작은 K2 번(K2는 K1보다 작은 자연수) 수행된 후 제2 페이지(PAGE2)에 대한 제2 검사 동작(340)이 수행되며, 제2 검사 동작(340)이 수행된 이후 제1 페이지(PAGE1)에 대한 리드 동작(320)이 K2 번보다 작은 K3 번(K3은 K2보다 작은 자연수) 수행된 후 제2 페이지(PAGE2)에 대한 제3 검사 동작(340)이 수행될 수 있다. 한편, 제1 페이지(PAGE1)에 대한 리드 동작(320)이 반복적으로 수행됨에 따라, 제2 페이지(PAGE2)의 문턱 전압 분포 이동은 누적적으로 증가될 수 있고, 이에 따라, 리드 동작(320)의 횟수가 증가할수록 제2 페이지(PAGE2)의 문턱 전압 분포가 소정의 크기 이상으로 이동될 확률이 증가할 수 있다. 한편, 또 다른 실시예에서, 리드 동작(320)의 횟수가 증가할수록 좁아지는 간격으로 검사 동작(340)이 수행됨으로써, 프로그램 페일 및/또는 리드 페일이 효과적으로 방지될 수 있다.
또 다른 실시예에서, 도 5d에 도시된 바와 같이, 상기 검사 동작은, 상기 제2 페이지에 대한 프로그램 커맨드가 수신되면 상기 제2 페이지에 대한 프로그램 동작을 수행하기 직전에 수행될 수 있다. 예를 들어, 제1 페이지(PAGE1)에 대한 상기 N 비트 모드의 프로그램 동작(300)이 수행된 후, 상기 비휘발성 메모리 장치는 제2 페이지(PAGE2)에 프로그램 동작(360)을 요청하는 프로그램 커맨드를 수신할 수 있다. 상기 프로그램 커맨드가 수신되면, 상기 비휘발성 메모리 장치는 제2 페이지(PAGE2)에 프로그램 동작(360)을 수행하기 전에 제2 페이지(PAGE2)에 대한 검사 동작(340)을 수행할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법에서, 상기 카운트된 오프-셀들의 개수가 소정의 값 미만인 경우(S240: NO), 상기 이동 검사 전압을 이용한 상기 제2 페이지에 대한 검사 동작이 다시 수행될 수 있다(S220). 한편, 상기 제2 페이지의 상기 오프-셀들의 개수가 상기 소정의 값 이상이 되기 전에 상기 제2 페이지에 대한 프로그램 동작이 수행되는 경우, 상기 제2 페이지는 상기 N 비트 모드로 프로그램될 수 있다.
한편, 상기 카운트된 오프-셀들의 개수가 소정의 값 이상인 경우(S240: YES), 상기 비휘발성 메모리 장치는 상기 제2 페이지의 상기 문턱 전압 분포가 소정의 크기 이상으로 이동된 것으로 판단할 수 있고, 상기 제2 페이지를 M 비트 모드(M은 N보다 작은 자연수)로 프로그램할 수 있다(S260). 이와 같이, 상기 N 비트 모드를 가지는 메모리 블록에서, 프로그램되지 않은 상기 제2 페이지의 상기 문턱 전압 분포가 상기 소정의 크기 이상으로 이동되더라도, 상기 제2 페이지를 N 비트보다 작은 M 비트의 모드로 설정 및 프로그램함으로써, 상기 메모리 블록이 효율적으로 활용될 수 있고, 이에 따라 상기 비휘발성 메모리 장치의 저장 공간이 증대될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 나타내는 순서도이다.
도 6을 참조하면, 복수의 워드 라인들에 각각 연결된 복수의 페이지들을 가지는 메모리 블록을 포함하는 비휘발성 메모리 장치에서, 상기 메모리 블록의 상기 복수의 페이지들 중 적어도 하나의 제1 페이지가 N 비트 모드(N은 2 이상의 자연수)로 프로그램될 수 있다(S400). 상기 적어도 하나의 제1 페이지가 상기 N 비트 모드로 프로그램된 후, 상기 메모리 블록에서 상기 적어도 하나의 제1 페이지에 대한 리드 동작이 수행될 수 있고, 이에 따라 프로그램되지 않은 적어도 하나의 제2 페이지의 문턱 전압 분포가 리드 디스터브(read disturb)에 의해 이동(shift)될 수 있다.
상기 메모리 블록에서 수행된 상기 제1 페이지에 대한 리드 동작들의 횟수가 카운트될 수 있다(S420). 일 실시예에서, 상기 리드 동작들의 카운팅은 상기 비휘발성 메모리 장치에서 수행될 수 있다. 다른 실시예에서, 메모리 컨트롤러가, 상기 비휘발성 메모리 장치에 상기 리드 동작에 대한 리드 커맨드를 전송할 때, 상기 리드 동작의 카운팅을 수행할 수 있다.
상기 카운트된 리드 동작들의 횟수가 소정의 값 미만인 경우(S440: NO), 상기 리드 동작들의 카운팅이 지속적으로 수행될 수 있다(S420). 한편, 상기 카운트된 리드 동작들의 횟수가 상기 소정의 값 이상이 되기 전에 상기 제2 페이지에 대한 프로그램 동작이 수행되는 경우, 상기 제2 페이지는 상기 N 비트 모드로 프로그램될 수 있다.
한편, 상기 카운트된 리드 동작들의 횟수가 소정의 값 이상인 경우(S440: YES), 상기 비휘발성 메모리 장치는 상기 제2 페이지의 상기 문턱 전압 분포가 소정의 크기 이상으로 이동된 것으로 판단할 수 있고, 상기 제2 페이지를 M 비트 모드(M은 N보다 작은 자연수)로 프로그램할 수 있다(S460). 이와 같이, 상기 N 비트 모드를 가지는 메모리 블록에서, 프로그램되지 않은 상기 제2 페이지의 상기 문턱 전압 분포가 상기 소정의 크기 이상으로 이동되더라도, 상기 제2 페이지를 N 비트보다 작은 M 비트의 모드로 설정 및 프로그램함으로써, 상기 메모리 블록이 효율적으로 활용될 수 있고, 이에 따라 상기 비휘발성 메모리 장치의 저장 공간이 증대될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 나타내는 순서도이고, 도 8a는 적어도 하나의 제1 페이지가 반복적으로 리드된 후의 메모리 블록의 각각의 페이지들의 문턱 전압 분포들의 일 예를 나타내는 도면이며, 도 8b는 조절된 검증 전압을 이용하여 적어도 하나의 제2 페이지가 프로그램된 후의 메모리 블록의 각각의 페이지들의 문턱 전압 분포들의 일 예를 나타내는 도면이고, 도 9는 도 7의 구동 방법에서 적어도 하나의 제1 페이지에 대한 프로그램 동작에 이용되는 제1 검증 전압들 및 적어도 하나의 제2 페이지에 대한 프로그램 동작에 이용되는 제2 검증 전압들의 일 예를 설명하기 위한 도면이고, 도 10a는 도 7의 구동 방법에서 적어도 하나의 제1 페이지에 대한 프로그램 동작에 이용되는 증가형 스텝 펄스 전압의 일 예를 나타내는 도면이며, 도 10b는 적어도 하나의 제2 페이지에 대한 프로그램 동작에 이용되는 증가형 스텝 펄스 전압의 일 예를 설명하기 위한 도면이다.
도 7을 참조하면, 복수의 워드 라인들에 각각 연결된 복수의 페이지들을 가지는 메모리 블록을 포함하는 비휘발성 메모리 장치에서, 상기 메모리 블록의 상기 복수의 페이지들 중 적어도 하나의 제1 페이지가 적어도 하나의 제1 검증 전압을 이용하여 프로그램될 수 있다(S500). 상기 적어도 하나의 제1 페이지가 프로그램된 후, 상기 메모리 블록에서 상기 적어도 하나의 제1 페이지에 대한 리드 동작이 수행될 수 있고, 이에 따라 프로그램되지 않은 적어도 하나의 제2 페이지의 문턱 전압 분포가 리드 디스터브(read disturb)에 의해 이동(shift)될 수 있다.
예를 들어, 도 8a에 도시된 바와 같이, 적어도 하나의 제1 페이지(PAGE1, PAGE2)가 적어도 하나의 제1 검증 전압(Vvrf11, Vvrf12, Vvrf13)을 이용하여 프로그램될 수 있다. 이 후, 적어도 하나의 제1 페이지(PAGE1, PAGE2)에 대한 리드 동작이 수행될 때, 프로그램되지 않은 적어도 하나의 제2 페이지(PAGEN-1, PAGEN)에 상응하는 워드 라인들에 리드 패스 전압들(Vread)이 인가되고, 상기 리드 패스 전압들에 의해 소거 상태(E0)인 프로그램되지 않은 페이지들(PAGEN-1, PAGEN)의 문턱 전압 분포가 넓어지거나 이동(shift)될 수 있다.
상기 메모리 블록의 상기 복수의 페이지들 중 프로그램되지 않은 적어도 하나의 제2 페이지의 문턱 전압 분포의 이동(shift)이 검사될 수 있다(S520). 일 실시예에서, 상기 비휘발성 메모리 장치는 이동 검사 전압(shift check voltage)을 이용하여 상기 제2 페이지의 메모리 셀들 중 상기 이동 검사 전압보다 높은 문턱 전압을 가지는 오프-셀들을 카운트함으로써, 상기 문턱 전압 분포 이동을 검사할 수 있다. 다른 실시예에서, 상기 비휘발성 메모리 장치는 상기 메모리 블록에서 수행된 리드 동작들의 횟수를 카운트함으로써, 상기 문턱 전압 분포 이동을 검사할 수 있다.
상기 제2 페이지의 상기 문턱 전압 분포가 상기 소정의 크기 이상으로 이동된 경우, 상기 비휘발성 메모리 장치는 상기 제1 검증 전압보다 높은 적어도 하나의 제2 검증 전압을 이용하여 상기 제2 페이지를 프로그램할 수 있다(S540).
예를 들어, 도 8b에 도시된 바와 같이, 적어도 하나의 제1 검증 전압(Vvrf11, Vvrf12, Vvrf13)을 이용하여 프로그램된 적어도 하나의 제1 페이지(PAGE1, PAGE2)에 대한 리드 동작에 의해 프로그램되지 않은 적어도 하나의 제2 페이지(PAGEN-1, PAGEN)의 문턱 전압 분포가 상기 소정의 크기 이상으로 이동된 경우, 상기 비휘발성 메모리 장치는 적어도 하나의 제1 검증 전압(Vvrf11, Vvrf12, Vvrf13)보다 높은 적어도 하나의 제2 검증 전압(Vvrf21, Vvrf22, Vvrf23)을 이용하여 적어도 하나의 제2 페이지(PAGEN-1, PAGEN)를 프로그램할 수 있다. 일 실시예에서, 프로그램 상태들(P1, P2, P3) 각각에 상응하는 제2 검증 전압(Vvrf21, Vvrf22, Vvrf23) 각각이 상응하는 제1 검증 전압(Vvrf11, Vvrf12, Vvrf13)보다 높을 수 있다. 다른 실시예에서, 최상위 프로그램 상태(P3)에 상응하는 제2 검증 전압(Vvrf23)은 최상위 프로그램 상태(P3)에 상응하는 제1 검증 전압(Vvrf13)과 동일한 레벨을 가질 수 있고, 다른 프로그램 상태들(P1, P2)에 상응하는 제2 검증 전압(Vvrf21, Vvrf22)은 상응하는 각각의 제1 검증 전압(Vvrf11, Vvrf12)보다 높은 레벨을 가질 수 있다.
이에 따라, 소거 상태(E0)인 제2 페이지(PAGEN-1, PAGEN)의 문턱 전압 분포가 제1 프로그램 상태(P1)에 상응하는 제1 검증 전압(Vvrf11) 이상으로 이동되는 경우에도, 제2 페이지(PAGEN-1, PAGEN)가 제1 검증 전압(Vvrf11)보다 높은 제2 검증 전압(Vvrf21)을 이용하여 프로그램됨으로써, 제2 페이지(PAGEN-1, PAGEN)에 대한 프로그램 페일 및/또는 리드 페일이 방지될 수 있다.
예를 들어, 도 9에 도시된 바와 같이, 제1 페이지(PAGE1)는 제1 검증 전압(Vvrf11, Vvrf12, Vvrf12)을 이용하여 프로그램될 수 있다. 제1 페이지(PAGE1)에 대한 리드 동작이 반복적으로 수행되면, 소거 상태(E0’)인 제2 페이지(PAGE2)의 문턱 전압 분포가 이동(shift)될 수 있다. 한편, 상기 문턱 전압 분포가 이동된 제2 페이지(PAGE2)의 소거 상태(E0)가 제1 프로그램 상태(P1)에 상응하는 제1 검증 전압(Vvrf1) 이상으로 이동되는 경우, 제2 페이지(PAGE2)에 대한 프로그램 동작 또는 독출 동작에서 프로그램 페일 및/또는 리드 페일이 발생될 수 있다. 그러나, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 구동 방법에서, 제2 페이지(PAGE2)의 문턱 전압 분포가 소정의 크기 이상으로 이동된 경우, 제2 페이지(PAGE2)는 제1 페이지(PAGE1)에 대한 프로그램 동작에 이용되는 제1 검증 전압(Vvrf11, Vvrf12, Vvrf13)의 간격보다 좁은 간격을 가지는 제2 검증 전압(Vvrf21, Vvrf22, Vvrf23)을 이용하여 프로그램될 수 있다. 예를 들어, 최상위 프로그램 상태(P3)에 상응하는 제2 검증 전압(Vvrf23)은 최상위 프로그램 상태(P3)에 상응하는 제1 검증 전압(Vvrf13)과 동일한 레벨을 가질 수 있고, 다른 프로그램 상태들(P1, P2)에 상응하는 제2 검증 전압(Vvrf21, Vvrf22)은 상응하는 각각의 제1 검증 전압(Vvrf11, Vvrf12)보다 높은 레벨을 가질 수 있다. 이에 따라, 제2 페이지(PAGE2)의 소거 상태(E0)가 제1 프로그램 상태(P1)에 상응하는 제1 검증 전압(Vvrf1) 이상으로 이동되더라도, 제2 페이지가(PAGE2)가 제1 검증 전압(Vvrf1)보다 높은 제2 검증 전압(Vvrf2)을 이용하여 프로그램됨으로써, 제2 페이지(PAGE2)에 대한 프로그램 페일 및/또는 리드 페일이 방지될 수 있다. 한편, 일 실시예에서, 최상위 프로그램 상태(P3)에 상응하는 제2 검증 전압(Vvrf23)은 최상위 프로그램 상태(P3)에 상응하는 제1 검증 전압(Vvrf13)과 동일한 레벨을 가지는 경우, 최상위 프로그램 상태(P3)에 대한 프로그램 동작 시의 프로그램 디스터브가 증가되지 않을 수 있다.
또한, 일 실시예에서, 도 9에 도시된 바와 같이, 제2 페이지(PAGE2)가 제1 페이지(PAGE1)의 프로그램 상태들(P1, P2, P3)보다 좁은 폭을 가지는 프로그램 상태들(P1, P2, P3)로 프로그램되도록, 제2 페이지(PAGE2)에 대한 프로그램 동작에 이용되는 증가형 스텝 펄스 전압은 제1 페이지(PAGE1)에 대한 프로그램 동작에 이용되는 증가형 스텝 펄스 전압의 단위 증가량보다 작은 단위 증가량을 가질 수 있다. 예를 들어, 도 10a 및 도 10b에 도시된 바와 같이, 제2 페이지(PAGE2)에 대한 프로그램 동작에 이용되는 증가형 스텝 펄스 전압의 단위 증가량(D2)은 제1 페이지(PAGE1)에 대한 프로그램 동작에 이용되는 증가형 스텝 펄스 전압의 단위 증가량(D1)보다 작을 수 있다. 이에 따라, 제2 페이지(PAGE2)는 좁은 폭을 가지는 프로그램 상태들(P1, P2, P3)로 보다 세밀하게 프로그램될 수 있다.
종래의 비휘발성 메모리 장치에서는, 하나의 메모리 블록에서 프로그램되지 않은 페이지의 문턱 전압 분포가 소정의 크기 이상으로 이동된 경우, 상기 메모리 블록의 프로그램된 페이지들을 미사용 중인 소거된 다른 메모리 블록으로 복사하고, 상기 메모리 블록은 유효하지 않게(invalid) 되었다. 이에 따라, 종래의 비휘발성 메모리 장치의 저장 공간이 감소되었다. 그러나, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 구동 방법에서, 제1 검증 전압을 이용하여 프로그램된 적어도 하나의 제1 페이지에 대한 리드 동작에 의해 프로그램되지 않은 적어도 하나의 제2 페이지의 문턱 전압 분포가 소정의 크기 이상으로 이동된 경우, 상기 제2 페이지를 상기 제1 검증 전압보다 높은 제2 검증 전압을 이용하여 프로그램함으로써, 메모리 블록을 계속하여 사용할 수 있다. 이와 같이, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 구동 방법은 하나의 메모리 블록에서 프로그램되지 않은 페이지의 문턱 전압 분포가 소정의 크기 이상으로 이동되더라도, 상기 메모리 블록을 효율적으로 활용할 수 있고, 이에 따라 상기 비휘발성 메모리 장치의 저장 공간을 증대시킬 수 있다.
도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 11을 참조하면, 비휘발성 메모리 장치(700)는 메모리 셀 어레이(710), 페이지 버퍼 회로(720), 로우 디코더(730), 전압 발생기(740), 입출력 버퍼 회로(760), 및 제어 회로(750)를 포함한다. 일 실시예에서, 비휘발성 메모리 장치(700)는 플래시 메모리 장치일 수 있다. 다른 실시예에서, 비휘발성 메모리 장치(700)는 PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric random access memory) 등과 같은 임의의 비휘발성 메모리 장치일 수 있다.
메모리 셀 어레이(710)는 복수의 워드 라인들 및 복수의 비트 라인들에 각각 연결되는 복수의 메모리 셀들을 포함한다. 도 12 내지 도 14를 참조하여 후술하는 바와 같이, 상기 복수의 메모리 셀들은 각각 NAND 또는 NOR 플래시 메모리 셀들일 수 있으며, 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 배열될 수 있다.
일 실시예에서, 상기 복수의 메모리 셀들은 복수의 데이터 비트들을 저장하는 멀티 레벨 메모리 셀(Multi Level memory Cell; MLC)들일 수 있다. 멀티 레벨 메모리 셀의 경우에 기입 모드에서의 프로그램 방식은 쉐도우 프로그램 방식, 리프로그램 방식 또는 온칩 버퍼드 프로그램 방식과 같은 다양한 프로그램 방식이 적용될 수 있다.
페이지 버퍼 회로(720)는 상기 복수의 비트 라인들에 연결되고, 메모리 셀 어레이(710)에 프로그램 될 기입 데이터를 저장하거나 혹은 메모리 셀 어레이(710)로부터 감지된 독출 데이터를 저장한다. 즉, 페이지 버퍼 회로(720)는 플래시 메모리 장치(700)의 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 페이지 버퍼 회로(720)는 기입 모드에서 기입 드라이버로서 동작하고, 독출 모드에서 감지 증폭기로서 동작할 수 있다. 입출력 버퍼 회로(760)는 외부의 메모리 컨트롤러부터 메모리 셀 어레이(710)에 기입된 데이터를 수신하고, 메모리 셀 어레이(710)로부터 독출된 데이터를 상기 메모리 컨트롤러로 전송할 수 있다.
로우 디코더(730)는 상기 복수의 워드 라인들에 연결되고, 로우 어드레스에 응답하여 상기 복수의 워드 라인들 중 적어도 하나를 선택할 수 있다. 전압 발생기(740)는 제어 회로(750)의 제어에 따라 프로그램 전압, 프로그램 패스 전압, 검증 전압, 소거 전압, 리드 전압, 리드 패스 전압과 같은 워드 라인 전압들을 생성할 수 있다. 제어 회로(750)는 메모리 셀 어레이(710)에 대한 데이터 저장, 소거 및 독출 동작을 수행하도록 페이지 버퍼 회로(720), 로우 디코더(730), 전압 발생기(740) 및 입출력 버퍼 회로(760)를 제어할 수 있다.
일 실시예에서, 비휘발성 메모리 장치(700)는 모드 저장부(770)를 포함할 수 있다. 모드 저장부(770)는 제어 회로(750)의 내부 또는 외부에 위치할 수 있다. 비휘발성 메모리 장치(700)는 메모리 블록에 포함된 적어도 하나의 제1 페이지를 N 비트 모드로 프로그램하고, 프로그램되지 않은 적어도 하나의 제2 페이지의 문턱 전압 분포의 이동을 검사할 수 있다. 상기 제2 페이지의 문턱 전압 분포가 소정의 크기 이상으로 이동된 경우, 비휘발성 메모리 장치(700)는 상기 제2 페이지를 N 비트보다 작은 M 비트의 모드로 설정하고, 모드 저장부(770)에 상기 제2 페이지의 모드 정보를 저장할 수 있다. 이후, 상기 제2 페이지에 대한 프로그램 동작이 수행될 때, 비휘발성 메모리 장치(700)는 모드 저장부(770)에 저장된 상기 제2 페이지의 모드 정보에 기초하여 상기 제2 페이지를 M 비트 모드로 프로그램 및 리드할 수 있다. 다른 실시예에서, 비휘발성 메모리 장치(700)는 모드 저장부(770)를 포함하지 않고, 메모리 컨트롤러가 페이지들의 모드 정보를 저장하는 모드 저장부를 포함할 수 있다.
도 12, 도 13 및 도 14는 도 11의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다.
도 12는 NOR형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이고, 도 13은 NAND형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이며, 도 14는 수직형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 12를 참조하면, 메모리 셀 어레이(710a)는 복수의 메모리 셀(MC1)들을 포함할 수 있다. 동일한 열에 배열된 메모리 셀(MC1)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC1)들은 워드 라인들(WL(1), WL(2), ..., WL(n)) 중 하나에 공통으로 연결될 수 있다. 예를 들어, 제1 열에 배열된 메모리 셀들은 제1 비트 라인(WL(1))과 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있다. 제1 행에 배열된 메모리 셀들의 게이트 전극들은 제1 워드 라인(WL(1))에 공통으로 연결될 수 있다. 메모리 셀(MC1)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀 어레이(710a)를 포함하는 NOR형 플래시 메모리 장치는 바이트(byte) 단위 또는 워드(word) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(block, 712a) 단위로 소거 동작을 수행할 수 있다.
도 13을 참조하면, 메모리 셀 어레이(710b)는 스트링 선택 트랜지스터(SST)들, 접지 선택 트랜지스터(GST)들 및 메모리 셀(MC2)들을 포함할 수 있다. 스트링 선택 트랜지스터(SST)들은 비트 라인들(BL(1), ..., BL(m))에 연결되고, 접지 선택 트랜지스터(GST)들은 공통 소스 라인(CSL)에 연결될 수 있다. 동일한 열에 배열된 메모리 셀(MC2)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 직렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC2)들은 워드 라인들(WL(1), WL(2), WL(3), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 즉, 스트링 선택 트랜지스터(SST)들과 접지 선택 트랜지스터(GST)들 사이에 메모리 셀(MC2)들이 직렬로 연결될 수 있으며, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 16개, 32개 또는 64개의 복수의 워드 라인들이 배열될 수 있다.
스트링 선택 트랜지스터(SST)들은 스트링 선택 라인(SSL)에 연결되어, 스트링 선택 라인(SSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있고, 접지 선택 트랜지스터(GST)들은 접지 선택 라인(GSL)에 연결되어, 접지 선택 라인(GSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀(MC2)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(710b)를 포함하는 NAND형 플래시 메모리 장치는 페이지(page, 711b) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(712b) 단위로 소거 동작을 수행할 수 있다. 한편, 실시예에 따라서, 페이지 버퍼들은 각각 짝수 비트 라인과 홀수 비트 라인이 하나씩 연결될 수 있다. 이 경우, 짝수 비트 라인들은 짝수 페이지를 형성하고, 홀수 비트 라인들은 홀수 페이지를 형성하며, 메모리 셀(MC2)들에 대한 기입 동작은 짝수 페이지와 홀수 페이지가 번갈아 가며 순차적으로 수행될 수 있다.
도 14를 참조하면, 메모리 셀 어레이(710c)는 수직 구조를 가지는 복수의 스트링(713c)들을 포함할 수 있다. 스트링(713c)은 제2 방향을 따라 복수 개로 형성되어 스트링 열을 형성할 수 있으며, 상기 스트링 열은 제3 방향을 따라 복수 개로 형성되어 스트링 어레이를 형성할 수 있다. 복수의 스트링(713c)들은 비트 라인들(BL(1), ..., BL(m))과 공통 소스 라인(CSL) 사이에 제1 방향을 따라 직렬로 배치되는 접지 선택 트랜지스터(GSTV)들, 메모리 셀(MC3)들 및 스트링 선택 트랜지스터(SSTV)들을 각각 포함할 수 있다.
접지 선택 트랜지스터(GSTV)들은 접지 선택 라인들(GSL11, GSL12, ..., GSLi1, GSLi2)에 각각 연결되고, 스트링 선택 트랜지스터(SSTV)들은 스트링 선택 라인들(SSL11, SSL12, ..., SSLi1, SSLi2)에 각각 연결될 수 있다. 동일한 층에 배열되는 메모리 셀(MC3)들은 워드 라인들(WL(1), WL(2), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 접지 선택 라인들(GSL11, ..., GSLi2) 및 스트링 선택 라인들(SSL11, ..., SSLi2)은 상기 제2 방향으로 연장되며 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 워드 라인들(WL(1), ..., WL(n))은 상기 제2 방향으로 연장되며 상기 제1 방향 및 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 비트 라인들(BL(1), ..., BL(m))은 상기 제3 방향으로 연장되며 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 메모리 셀(MC3)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(710c)를 포함하는 수직형 플래시 메모리 장치는 NAND 플래시 메모리 셀들을 포함하므로, NAND형 플래시 메모리 장치와 마찬가지로 페이지 단위로 기입 동작 및 독출 동작을 수행하며, 블록 단위로 소거 동작을 수행한다.
실시예에 따라서, 하나의 스트링(713c)에 포함되는 두 개의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 연결되고 하나의 스트링에 포함되는 두 개의 접지 선택 트랜지스터들은 하나의 접지 선택 라인에 연결되도록 구현될 수도 있다. 또한, 실시예에 따라서, 하나의 스트링은 하나의 스트링 선택 트랜지스터 및 하나의 접지 선택 트랜지스터를 포함하여 구현될 수도 있다.
도 15은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 15를 참조하면, 메모리 시스템(800a)은 메모리 컨트롤러(810a) 및 비휘발성 메모리 장치(820a)를 포함한다.
비휘발성 메모리 장치(820a)는 각각이 복수의 페이지들을 포함하는 복수의 메모리 블록들(825a)을 포함할 수 있다. 비휘발성 메모리 장치(820a)는 각 메모리 블록(825a)의 적어도 하나의 제1 페이지를 N 비트 모드로 프로그램하고, 프로그램되지 않은 적어도 하나의 제2 페이지의 문턱 전압 분포의 이동을 검사할 수 있다. 일 실시예에서, 비휘발성 메모리 장치(820a)는 메모리 컨트롤러(810a)의 소정의 커맨드에 응답하여 상기 제2 페이지에 대한 검사 동작을 수행할 수 있다. 예를 들어, 비휘발성 메모리 장치(820a)는 메모리 컨트롤러(810a)로부터 리드 커맨드 또는 소정의 검사 커맨드를 수신하고, 비휘발성 메모리 장치(820a)는 상기 커맨드에 응답하여 상기 제2 페이지의 데이터를 메모리 컨트롤러(810a)에 전송할 수 있다. 메모리 컨트롤러(810a)는 전송된 상기 제2 페이지의 데이터에 기초하여 상기 제2 페이지의 메모리 셀들 중 오프-셀들을 카운트할 수 있다. 다른 실시예에서, 메모리 컨트롤러(810a)는 비휘발성 메모리 장치(820a)에 전송되는 리드 커맨드의 수를 카운트함으로써, 상기 제2 페이지의 문턱 전압 분포의 이동을 확인할 수 있다.
상기 제2 페이지의 문턱 전압 분포가 소정의 크기 이상으로 이동된 경우, 메모리 컨트롤러(810a)는 상기 제2 페이지를 N 비트보다 작은 M 비트의 모드로 설정하고, 모드 저장부(819a)에 상기 제2 페이지의 모드 정보를 저장할 수 있다. 이후, 상기 제2 페이지에 대한 프로그램 동작이 수행될 때, 메모리 컨트롤러(810a)는 모드 저장부(819a)에 저장된 상기 제2 페이지의 모드 정보에 기초하여 상기 제2 페이지에 대한 프로그램 커맨드 및 리드 커맨드를 M 비트 모드 프로그램 커맨드 및 M 비트 모드 리드 커맨드로 비휘발성 메모리 장치(820a)에 전송할 수 있다. 한편, 도 15에는 모드 저장부(819a)와 버퍼 메모리(812a)가 별도의 유닛으로 도시되어 있으나, 실시예에 따라, 버퍼 메모리(812a)가 모드 저장부(819a)의 기능을 수행할 수 있다.
메모리 컨트롤러(810a)는 비휘발성 메모리 장치(820a)를 제어한다. 메모리 컨트롤러(810a)는 외부의 호스트와 비휘발성 메모리 장치(820a) 사이의 데이터 교환을 제어할 수 있다. 메모리 컨트롤러(810a)는 중앙 처리 장치(CPU)와 같은 프로세서(811a), 버퍼 메모리(812a), 호스트 인터페이스(813a), 메모리 인터페이스(814a), ECC 블록(815a)을 포함할 수 있다. 또한, 실시예에 따라, 메모리 컨트롤러(810a)는 각각의 페이지들에 대한 상기 모드 정보를 저장하기 위한 모드 저장부(819a)를 더 포함할 수 있다.
프로세서(811a)는 상기 데이터 교환을 위한 동작을 수행할 수 있다. 일 실시예에서, 버퍼 메모리(812a)는 SRAM(Static random access memory)으로 구현될 수 있다. 다른 실시예에서, 버퍼 메모리(812a)는 DRAM(Dynamic random access memory), PRAM, FRAM, RRAM, MRAM 등으로 구현될 수 있다. 실시예에 따라서, 버퍼 메모리(812a)는 메모리 컨트롤러(810a)의 내부 또는 외부에 위치할 수 있다.
호스트 인터페이스(813a)는 상기 호스트와 연결되고, 메모리 인터페이스(814a)는 비휘발성 메모리 장치(820a)와 연결된다. 프로세서(811a)는 호스트 인터페이스(813a)를 통하여 상기 호스트와 통신할 수 있다. 예를 들어, 호스트 인터페이스(813a)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다. 또한, 프로세서(811a)는 메모리 인터페이스(814a)를 통하여 비휘발성 메모리 장치(820a)와 통신할 수 있다. ECC 블록(815a)은 상기 호스트로부터 제공된 데이터를 ECC 인코딩하여 비휘발성 메모리 장치(820a)에 제공하고, 비휘발성 메모리 장치(820a)로부터 독출된 데이터를 ECC 디코딩하여 상기 호스트에 제공할 수 있다. 일 실시예에서, ECC 블록(815a)은 BCH(Bose-Chaudhuri-Hocquenghem) 코드를 이용하여 ECC 인코딩 및 ECC 디코딩을 수행할 수 있다. 다른 실시예에서, ECC 블록(815a)은 LDPC(Low Density Parity Check) 코드를 이용하여 ECC 인코딩 및 ECC 디코딩을 수행할 수 있다. 또 다른 실시예에서, ECC 블록(815a)은 터보 코드(Turbo Code), 리드-솔로몬 코드(Reed-Solomon Code), 컨벌류션 코드(Convolution Code), RSC(Recursive Systematic Code), TCM(Trellis-Coded Modulation), BCM(Block Coded Modulation) 등의 부호화된 변조(Coded Modulation), 또는 다른 에러 정정 코드를 이용하여 ECC 인코딩 및 ECC 디코딩을 수행할 수 있다. 실시예에 따라, 메모리 컨트롤러(810a)가 비휘발성 메모리 장치(820a)에 빌트-인(built-in)되어 구현되거나, 메모리 컨트롤러(810a) 및 비휘발성 메모리 장치(820a)가 각각 별도의 칩으로 구현될 수 있다.
메모리 시스템(800a)은 메모리 카드(memory card), 솔리드 스테이트 드라이브(solid state drive) 등과 같은 형태로 구현될 수 있다. 비휘발성 메모리 장치(820a), 메모리 컨트롤러(810a), 및/또는 메모리 시스템(800a)은 다양한 형태들의 패키지를 이용하여 구현될 수 있는데, 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지를 이용하여 구현될 수 있다.
도 16은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 16을 참조하면, 메모리 시스템(800b)은 메모리 컨트롤러(810b), 적어도 하나의 비휘발성 메모리 장치(820b) 및 버퍼 메모리(817b)를 포함한다. 일 실시예에서, 버퍼 메모리(817b)는 DRAM(Dynamic random access memory)으로 구현될 수 있고, 메모리 컨트롤러(810b)의 외부에 위치할 수 있다. 비휘발성 메모리 장치(820b)는 메모리 셀 어레이(820b)를 포함하고, 메모리 컨트롤러(810b)는 프로세서(811b), 호스트 인터페이스(813b), 메모리 인터페이스(814b), ECC 블록(815b), 및 버퍼 메모리(817b)를 제어하는 RAM(Random Access Memory) 컨트롤러(816b)를 포함할 수 있다. 또한, 실시예에 따라, 메모리 컨트롤러(810b)는 각각의 페이지들에 대한 상기 모드 정보를 저장하기 위한 모드 저장부(819b)를 더 포함할 수 있다. 비휘발성 메모리 장치(820b)는 각각이 복수의 페이지들을 포함하는 복수의 메모리 블록들(825b)을 포함할 수 있다. 도 16의 메모리 시스템(800b)은, 버퍼 메모리(817b)가 메모리 컨트롤러(810b)의 외부에 위치한 것 외에, 도 15의 메모리 시스템(800a)과 실질적으로 유사한 구성 및 동작을 가질 수 있다.
도 17은 본 발명의 실시예들에 따른 메모리 시스템이 메모리 카드에 응용된 예를 나타내는 도면이다.
도 17을 참조하면, 메모리 카드(900)는 복수의 접속 핀들(910), 메모리 컨트롤러(920) 및 비휘발성 메모리 장치(930)를 포함한다.
호스트와 메모리 카드(900) 사이의 신호들이 송수신되도록 복수의 접속 핀들(910)은 상기 호스트에 연결될 수 있다. 복수의 접속 핀들(910)은 클록 핀, 커맨드 핀, 데이터 핀 및/또는 리셋 핀을 포함할 수 있다.
메모리 컨트롤러(920)는, 상기 호스트로부터 데이터를 수신하고, 상기 수신된 데이터를 비휘발성 메모리 장치(930)에 저장할 수 있다.
비휘발성 메모리 장치(930)는 메모리 블록에 포함된 적어도 하나의 제1 페이지를 N 비트 모드로 프로그램하고, 프로그램되지 않은 적어도 하나의 제2 페이지의 문턱 전압 분포의 이동을 검사할 수 있다. 상기 제2 페이지의 문턱 전압 분포가 소정의 크기 이상으로 이동된 경우, 비휘발성 메모리 장치(930)는 상기 제2 페이지를 N 비트보다 작은 M 비트의 모드로 설정 및 프로그램할 수 있다. 이에 따라, 상기 메모리 블록을 효율적으로 활용할 수 있고, 비휘발성 메모리 장치(930)의 저장 공간이 증대될 수 있다.
예를 들어, 메모리 카드(900)는 멀티미디어 카드(MultiMedia Card; MMC), 임베디드 멀티미디어 카드(embedded MultiMedia Card; eMMC), 하이브리드 임베디드 멀티미디어 카드(hybrid embedded MultiMedia Card; hybrid eMMC), SD(Secure Digital) 카드, 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card)등과 같은 메모리 카드일 수 있다.
실시예에 따라, 메모리 카드(900)는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 호스트에 장착될 수 있다.
도 18은 본 발명의 실시예들에 따른 메모리 시스템이 솔리드 스테이트 드라이브에 응용된 예를 나타내는 도면이다.
도 18을 참조하면, 솔리드 스테이트 드라이브(Solid State Drive; SSD, 2400)는 메모리 컨트롤러(1010), 버퍼 메모리(1020) 및 복수의 비휘발성 메모리 장치들(1050)을 포함한다.
메모리 컨트롤러(1010)는, 호스트(미도시)로부터 데이터를 수신하고, 상기 수신된 데이터를 복수의 비휘발성 메모리 장치들(1050)에 저장할 수 있다. 버퍼 메모리(1020)는 상기 호스트와 복수의 비휘발성 메모리 장치들(1050) 사이에서 교환되는 데이터를 일시 저장할 수 있고, 메모리 컨트롤러(1010)의 외부에 위치하는 DRAM으로 구현될 수 있다.
각 비휘발성 메모리 장치(1050)는 메모리 블록에 포함된 적어도 하나의 제1 페이지를 N 비트 모드로 프로그램하고, 프로그램되지 않은 적어도 하나의 제2 페이지의 문턱 전압 분포의 이동을 검사할 수 있다. 상기 제2 페이지의 문턱 전압 분포가 소정의 크기 이상으로 이동된 경우, 비휘발성 메모리 장치(1050)는 상기 제2 페이지를 N 비트보다 작은 M 비트의 모드로 설정 및 프로그램할 수 있다. 이에 따라, 상기 메모리 블록을 효율적으로 활용할 수 있고, 비휘발성 메모리 장치(1050)의 저장 공간이 증대될 수 있다.
실시예에 따라, 솔리드 스테이트 드라이브(1000)는 컴퓨터, 노트북, 핸드폰, 스마트 폰, MP3 플레이어, 피디에이, 피엠피, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔 등과 같은 호스트에 장착될 수 있다.
도 19는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 19를 참조하면, 컴퓨팅 시스템(1100)은 프로세서(1110), 메모리 장치(1120), 사용자 인터페이스(1130), 버스(1150) 및 메모리 시스템(1160)을 포함한다. 실시예에 따라, 컴퓨팅 시스템(1100)은 베이스밴드 칩 셋(baseband chipset)과 같은 모뎀(1140)을 더 포함할 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크들을 실행할 수 있다. 예를 들어, 프로세서(1110)는 마이크로프로세서 또는 중앙 처리 장치(CPU)일 수 있다. 프로세서(1110)는 어드레스 버스, 제어 버스 및/또는 데이터 버스와 같은 버스(1150)를 통하여 메모리 장치(1120)에 연결될 수 있다. 예를 들어, 메모리 장치(1120)는 DRAM, 모바일 DRAM, SRAM, PRAM, FRAM, RRAM 및/또는 MRAM으로 구현될 수 있다. 또한, 프로세서(1110)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스에 연결될 수 있다. 이에 따라, 프로세서(1110)는 키보드 또는 마우스와 같은 하나 이상의 입력 장치, 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함하는 사용자 인터페이스(1130)를 제어할 수 있다. 모뎀(1140)은 외부 장치와 무선으로 데이터를 송수신할 수 있다. 메모리 시스템(1160)의 비휘발성 메모리 장치(1180)에는 프로세서(1110)에 의해 처리된 데이터 또는 모뎀(1140)을 통하여 수신된 데이터 등이 메모리 컨트롤러(1170)를 통해 저장될 수 있다. 컴퓨팅 시스템(1100)은 동작 전압을 공급하기 위한 파워 서플라이를 더 포함할 수 있다. 또한, 컴퓨팅 시스템(1110)은, 실시예에 따라서, 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor, CIS) 등을 더 포함할 수 있다.
본 발명은 플래시 메모리와 같은 비휘발성 메모리 장치, 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서, 본 발명은 비휘발성 메모리 장치를 구비하는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 확대 적용될 수 있을 것이다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 복수의 워드 라인들에 각각 연결된 복수의 페이지들을 가지는 메모리 블록을 포함하는 비휘발성 메모리 장치의 구동 방법에 있어서,
    상기 메모리 블록의 상기 복수의 페이지들 중 적어도 하나의 제1 페이지를 N 비트 모드(N은 2 이상의 자연수)로 프로그램하는 단계;
    상기 메모리 블록의 상기 복수의 페이지들 중 프로그램되지 않은 적어도 하나의 제2 페이지의 문턱 전압 분포의 이동(shift)을 검사하는 단계; 및
    상기 제2 페이지의 상기 문턱 전압 분포가 소정의 크기 이상으로 이동된 경우, 상기 제2 페이지를 M 비트 모드(M은 N보다 작은 자연수)로 프로그램하는 단계를 포함하는 비휘발성 메모리 장치의 구동 방법.
  2. 제1 항에 있어서, 상기 제2 페이지의 상기 문턱 전압 분포의 이동을 검사하는 단계는,
    상기 제2 페이지에 상응하는 워드 라인에 이동 검사 전압을 인가하여 상기 제2 페이지의 메모리 셀들 중 상기 이동 검사 전압보다 높은 문턱 전압을 가지는 오프-셀들을 카운트하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  3. 제2 항에 있어서, 상기 오프-셀들을 카운트하는 단계는 상기 메모리 블록에 대한 리드 동작들이 소정의 횟수만큼 수행될 때 마다 수행되는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  4. 제2 항에 있어서, 상기 오프-셀들을 카운트하는 단계는 상기 메모리 블록에 대한 리드 동작들이 랜덤한 횟수만큼 수행된 후 수행되고,
    상기 랜덤한 횟수의 평균은 미리 결정된 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  5. 제2 항에 있어서, 상기 오프-셀들을 카운트하는 단계는 점차적으로 좁아지는 간격을 가지고 반복적으로 수행되는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  6. 제2 항에 있어서, 상기 오프-셀들을 카운트하는 단계는 상기 제2 페이지에 대한 프로그램 커맨드가 수신될 때 수행되는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  7. 제1 항에 있어서, 상기 제2 페이지의 상기 문턱 전압 분포의 이동을 검사하는 단계는,
    상기 메모리 블록에서 수행된 리드 동작들의 횟수를 카운트하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  8. 복수의 워드 라인들에 각각 연결된 복수의 페이지들을 가지는 메모리 블록을 포함하는 비휘발성 메모리 장치의 구동 방법에 있어서,
    적어도 하나의 제1 검증 전압을 이용하여 상기 메모리 블록의 상기 복수의 페이지들 중 적어도 하나의 제1 페이지를 프로그램하는 단계;
    상기 메모리 블록의 상기 복수의 페이지들 중 프로그램되지 않은 적어도 하나의 제2 페이지의 문턱 전압 분포의 이동(shift)을 검사하는 단계; 및
    상기 제2 페이지의 상기 문턱 전압 분포가 소정의 크기 이상으로 이동된 경우, 상기 제1 검증 전압보다 높은 적어도 하나의 제2 검증 전압을 이용하여 상기 제2 페이지를 프로그램하는 단계를 포함하는 비휘발성 메모리 장치의 구동 방법.
  9. 제8 항에 있어서, 상기 제2 페이지에 대한 프로그램 동작에 이용되는 상기 제2 검증 전압은 상기 제1 페이지에 대한 프로그램 동작에 이용되는 상기 제1 검증 전압의 간격보다 좁은 간격을 가지는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
  10. 제8 항에 있어서, 상기 제1 페이지에 대한 프로그램 동작 및 상기 제2 페이지에 대한 프로그램 동작은 증가형 스텝 펄스 전압을 이용하여 수행되고,
    상기 제2 페이지에 대한 프로그램 동작에 이용되는 상기 증가형 스텝 펄스 전압은 상기 제1 페이지에 대한 프로그램 동작에 이용되는 상기 증가형 스텝 펄스 전압의 단위 증가량보다 작은 단위 증가량을 가지는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.
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