KR0164803B1 - 불휘발성 반도체메모리의 센스앰프 - Google Patents

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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야
불휘발성 반도체 메모리의 센스앰프
2. 발명이 해결하려고 하는 기술적 과제
칩내에서의 점유면적을 감소시킬 수 있는 개선된 센스앰프 구조를 제공한다.
3. 발명의 해결방법의 요지
개선된 센스앰프는 비트라인과 데이타 입출력 라인간에 각기 연결되어 리드동작시 선택된 셀로부터의 저장된 데이타를 검출하기 위해 상기 비트라인상의 전류의 흐름을 검출하고 프로그램 동작시 프로그램용 데이타를 저장후 대응 비트라인상에 제공하기 위해, 상기 입출력 라인에 연결된 칼럼선택 트랜지스터의 드레인-소오스 통로와 상기 비트라인에 연결된 래치의 제1,2노드간에 접속되어 상기 리드동작시 데이타를 검출하여 상기 입출력라인으로 출력하는 경로와 상기 프로그램 동작시 상기 프로그램용 데이타를 상기 비트라인상에 제공하기 위한 경로를 분리하는 분리수단을 적어도 포함한다.
4. 발명의 중요한 용도
반도체 메모리의 개선된 센스앰프로서 적합하게 사용된다.

Description

불휘발성 반도체 메모리의 센스앰프
제1도는 종래의 센스앰프를 포함하는 메모리 및 그 주변의 회로도
제2도는 종래의 또 다른 센스앰프의 회로도
제3도는 본 발명에 따른 센스앰프의 회로도
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 낸드셀 구조를 가지는 불휘발성 반도체 메모리의 개선된 센스앰프에 관한 것이다.
일반적으로, 불휘발성 반도체 메모리 예를들어, 낸드 플래쉬 메모리에서의 센스 앰프(amplifier)는 통상 페이지 버퍼라고도 하는 데이타 레지스터 및 센스앰프를 포함하는 넓은 의미를 가진다. 이러한 센스앰프는 리드 동작시에는 메모리 셀로부터 리드된 데이타를 센싱하고 저장하며, 프로그램 동작시에는 프로그램할 셀 및 프로그램 금지 셀에 관련한 입력 데이타를 저장하는 역할을 담당한다. 그러한 역할을 하는 상기 센스앰프는 통상적으로 각 비트 라인마다 하나씩 대응되어 배치되므로, 칩내에서 많은 면적을 차지하는 메모리의 구성 요소중의 하나이다.
제1도에는 본 분야에서 잘 알려진 것으로서, 종래의 센스앰프를 포함하는 메모리 및 그 주변의 회로도가 도시되어 있다. 제1도를 참조하여, 종래의 센스앰프에 대한 구성 및 칩내에서 점유하는 면적에 대하여 설명한다. 제1도에서, 참조부호 10은 센스앰프를 가리키고, 참조부호 20은 메모리 셀 스트링을 가리킨다. 센스앰프 10는 데이타의 입출력 라인쌍 IO,/IO에 드레인 단자들이 연결된 패스 트랜지스터들(n2,n3), 2개의 피형 모오스 트랜지스터들과 2개의 엔형 모오스 트랜지스터들이 서로 교차 연결되어 데이타를 래치하는 래치 11, 데이타의 센싱용 트랜지스터들(n4,n5,n1), 프로그램 동작시 비트라인에 프로그램 데이타를 전달시키는 패스 트랜지스터(n6), 및 상기 비트라인을 프리차아지 하는 피 모오스 트랜지스터(P1)로 구성되어 있다.
제1도에서, 상기 패스 트랜지스터들(n2,n3)의 게이트 단자에 인가되는 CSL(column select line) 신호는 특정 비트 라인을 선택할 수 있도록 하는 신호이다. 따라서, 각각의 센스앰프를 제어하는 상기 CSL 신호는 분리되어 개별적으로 제어되어야 하는데, 예를들어 2K개의 컬럼 및 8개의 I/O로 구성된 메모리 소자의 경우에는 도합 256개의 버싱 라인이 필요하게 된다. 그러므로, 이것이 차지하는 레이아웃 면적은 칩내에서 상당히 크게 된다. 또한, 상기 래치11를 구성하고 있는 4개의 트랜지스터로 이루어진 2개의 인버터는 프로그램동작시 페이지 복사 기능을 하기 위해 서로 대칭적으로 구성되어 있게 된다. 여기서, 리드동작에서의 데이타 출력시 또는 프로그램후 프로그램금지를 위해, 상기 2개의 인버터는 비트 라인을 프로그램 금지전압으로 바꾸어주어야 하므로 큰 전류구동 능력을 가져야 한다. 따라서, 설계시 상기 2개의 인버터를 구성하는 트랜지스터들은 채널의 사이즈가 타의 소자들에 비해 크도록 해준다. 그러므로, 실제로 제조된 인버터는 칩상에서 많은 면적을 점유한다. 여기서, 상기 페이지 복사 기능의 동작 및 그러한 센스앰프의 구조는 1995년 VLSI Circuit Symposium에서 일본의 도시바 연구소에서 발표된 A Novel Sense Amplifier for Flexible Voltage Operation NAND Flash Memories 제목하에 기술되어 있다.
상기한 제1도의 센스앰프의 구성에서 나타난 칩상의 점유면적의 문제를 개선한 또 다른 종래의 데이타 레지스터를 포함하는 센스앰프는 제2도에 도시되어 있다. 제2도를 참조하면, 데이타의 입출력을 제어하고 특정 비트 라인을 선택하기 위한 컬럼 선택 트랜지스터들(n1',n2') 및 리드시 데이타 출력을 제어하는 삼상태(tri-state)인버터(inv3'), 프로그램시 데이타의 입력을 제어하는 로드 제어 패스트랜지스터(n4'), 프로그램시 입력 데이타를 저장하기 위한 데이타 레지스터인 인버터형 래치(inv1',inv2'), 리드 및 라이트(프로그램 및 소거) 동작시 비트라인을 제어하기 위한 비트라인 제어 트랜지스터들(n5',n6',d1')과, 리드동작동안 센싱한 데이타의 저장을 위한 풀다운 트랜지스터들(n7',n8')과, 비트라인의 디스차아지를 위한 트랜지스터(n9')와, 그리고, 센싱 전압을 입력하는 입력 트랜지스터(P1')로 구성되어 있다.
제2도에서, 특정한 비트라인을 선택하기 위한 선택신호인 YBj 및 YAi는 각각 컬럼 어드레스를 입력하여 컬럼 디코딩 신호를 제공하는 디코더로부터 인가되는 신호이다. 따라서, 예를들어 2k개의 컬럼라인 및 8개의 I/O로 구성된 메모리 소자의 경우, YBj 및 YAi의 신호라인은 각기 16개의 버싱라인만으로 구성할 수 있으므로 상기한 제1도에 비해 레이아웃의 부담이 대폭 줄어든다. 즉, 칩상의 점유면적은 종래의 구성에 비해 감소된다. 또한, 제1도의 구성은 데이타 입출력시 라인 쌍 I/O 및 상보라인이 필요하였지만, 제2도의 회로구성에서는 I/O 라인만을 사용하기 때문에 8개의 I/O 버싱 라인이 추가로 감소됨을 알 수 있다.
그러나, 제2도의 경우에 있어서도 상기 인버터형 래치(inv1',inv2')래치는 전술한 바와 같이 큰 전류구동 능력을 가져야 한다. 따라서, 설계시 상기 2개의 인버터를 구성하는 트랜지스터들을 채널의 사이즈가 타의 소자들에 비해 크도록 해주어야 하는 문제는 여전히 해결하지 못한다. 또한, 상기 래치의 사이즈를 크게할 경우에도 데이타의 로딩시 로딩되는 데이타와 상기 인버터(inv1')의 데이타간에는 파이팅(fighting)문제가 일어나기 때문에 상기 래치내의 인버터의 사이즈를 크게 하는데에도 설계상의 제약이 따른다. 더구나, 제2도에서 도시된 상기 삼상태 인버터는 통상 2개의 피형 모오스 트랜지스터들과 2개의 엔형 모오스 트랜지스터들의 연결구성에 의해 만들어지므로 칩내의 센스앰프에서 차지하는 면적점유율은 상당히 높아진다는 문제점을 안고 있다. 여기에서, 상기 로딩시의 데이타의 파이팅 및 삼상태 인버터의 상세한 구성 및 동작은 본원 출원인에 의해 선출원된 특허출원번호 93-390호의 불휘발성 반도체 메모리 장치에 개시되어 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 불휘발성 반도체 메모리의 센스앰프를 제공함에 있다.
본 발명의 다른 목적은 칩상에서 점유면적이 작은 불휘발성 반도체 메모리의 센스앰프를 제공함에 있다.
본 발명의 다른 목적은 삼상태 인버터를 채용함이 없이도 센싱동작 및 데이타의 저장동작을 수행할 수 있는 낸드 플래쉬 메모리의 센스앰프를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명은 비트라인과 데이타 입출력 라인간에 각기 연결되어 리드동작시 선택된 셀로부터의 저장된 데이타를 검출하기 위해 상기 비트라인상의 전류의 흐름을 검출하고 프로그램 동작시 프로그램용 데이타를 저장후 대응 비트라인상에 제공하기 위한 불휘발성 반도체 메모리의 센스앰프를 향한 것이다. 상기 센스앰프는 상기 입출력 라인에 연결된 칼럼선택 트랜지스터의 드레인-소오스 통로와 상기 비트라인에 연결된 래치의 제1,2노드간에 접속되어 상기 리드동작시 데이타를 검출하여 상기 입출력라인으로 출력하는 경로와 상기 프로그램 동작시 상기 프로그램용 데이타를 상기 비트라인상에 제공하기 위한 경로를 분리하는 분리수단을 적어도 포함한다. 여기서, 상기 분리수단은 상기 통로와 상기 래치의 제1노드간에 드레인-소오스 통로가 접속되고 게이트 단자로 제1제어신호를 수신하는 제1모오스 트랜지스터와, 상기 통로와 상기 래치의 제2노드간에 드레인-소오스 통로가 접속되고 게이트 단자로 제2제어신호를 수신하는 제2모오스 트랜지스터를 포함한다.
이하, 본 발명의 구체적 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제3도는 본 발명에 의한 센스앰프의 회로 실시예를 나타낸 것이다. 제3도를 참조하면, 제2도의 종래 회로와 비교할때, 리드시 데이타 출력을 제어하는 삼상태 인버터(inv3')가 엔 모오스 패스 트랜지스터(n3)로 바뀌었으며, 또한 프로그램시 데이타 입력을 제어하는 데이타 로드 패스 트랜지스터(n4')의 소오스 단자의 연결이 인버터(inv1)의 입력단과 접속된 구성을 제외하고는 제2도와 동일한 구성을 갖는다.
상기 제3도의 센스앰프는 메모리 소자내의 적용에 있어서, 비트라인이 256개인 경우에 실제로, 대응되는 열블럭과 관련된 비트라인들 BL-1∼BL-256에 각기 하나씩 접속된다. 상기 비트라인에는 디플레션 타입의 트랜지스터(d1)의 드레인-소오스 통로가 직렬로 접속되어 있다. 상기 D형트랜지스터의 게이트는 프로그램중 약 5볼트의 H상태로 유지되는 제어신호에 연결되어 있다. 게이트 단자로 제어신호 BLSHF를 수신하는 모오스 트랜지스터 n6는 상기 비트라인에 드레인-소오스 통로가 연결되어 있다. 트랜지스터(n5)의 게이트는 프로그램중 H상태에 있는 제어라인 SBL에 연결되어 있다. 라인 SO과사이에는 페이지 버퍼라고도 불리워지는 데이터 레지스터를 구성하는 래치가 연결되어 있다. 상기 각 래치(inv1,2)는 교차로 접속된 2개의 인버터들로 구성되었다. 상기 래치는 본 발명의 특징에 따라 프로그램 동작에서 각 대응하는 비트라인들을 통해 데이터를 일시에 메모리 쎌들로 기입하도록 데이터를 일시 저장하기 위한 페이지 버퍼일뿐만 아니라 프로그램 검증 동작에서 프로그램이 잘 행해졌는가를 판단하기 위한 검증 검출기로서 그리고 독출동작에서 메모리 쎌들로부터 독출된 비트라인들상의 데이터를 감지하고 증폭하기 위한 감지증폭기로서 작용을 한다. 중요하게도 제3도에서는 종래의 클럭드 CMOS 인버터라고도 불리워지는 트라이 스테이트(삼상태) 인버터를 채용함이 없이도, 트랜지스터(n4,n3)의 구성만으로 프로그램 검증동작과 독출동작에서 인에이블되는 버퍼증폭기로서 작용을 할 수 있게 한다.
따라서, 제3도에서는 제2도의 구성과는 다르게 데이타의 입력 및 출력 패스를 분리하여 구성한 것이 특징이다. 이러한 특징은 데이타의 로딩시 파이팅 문제를 해결해주며, 큰 전류구동 능력을 가져야 하는 설계상의 제약이 없이 인버터형 래치를 구성하는 트랜지스터들의 채널의 사이즈를 줄일 수 있는 효과가 있다. 또한, 제2도의 삼상태 인버터를 본 실시예에서는 엔 모오스 패스 트랜지스터(n3)로 대체함에 의해 트랜지스터의 갯수는 데이타 레지스터 및 센스앰프 하나당 3개로 감소되는 이점이 있다.

Claims (4)

  1. 비트라인과 데이타 입출력 라인간에 각기 연결되어 리드동작시 선택된 셀로부터의 저장된 데이타를 검출하기 위해 상기 비트라인상의 전류의 흐름을 검출하고 프로그램 동작시 프로그램용 데이타를 저장후 대응 비트라인상에 제공하기 위한 불휘발성 반도체 메모리의 센스앰프에 있어서: 상기 입출력 라인에 연결된 칼럼선택 트랜지스터의 드레인-소오스 통로와 상기 비트라인에 연결된 래치의 제1,2노드간에 접속되어 상기 리드동작시 데이타를 검출하여 상기 입출력라인으로 출력하는 경로와 상기 프로그램 동작시 상기 프로그램용 데이타를 상기 비트라인상에 제공하기 위한 경로를 분리하는 분리수단을 적어도 포함하는 것을 특징으로 하는 센스앰프.
  2. 제1항에 있어서, 상기 분리수단은 상기 통로와 상기 래치의 제1노드간에 드레인-소오스 통로가 접속되고 게이트 단자로 제1제어신호를 수신하는 제1모오스 트랜지스터와, 상기 통로와 상기 래치의 제2노드간에 드레인-소오스 통로가 접속되고 게이트 단자로 제2제어신호를 수신하는 제2모오스 트랜지스터를 포함하는 것을 특징으로 하는 센스앰프.
  3. 제1항에 있어서, 상기 불휘발성 반도체 메모리는 낸드 구조를 가지는 플래쉬 메모리임을 특징으로 하는 센스앰프.
  4. 비트라인과 데이타 입출력 라인간에 각기 연결되어 리드동작시 선택된 셀로부터의 저장된 데이타를 검출하기 위해 상기 비트라인상의 전류의 흐름을 검출하고 프로그램 동작시 프로그램용 데이타를 저장후 대응 비트라인상에 제공하기 위한 낸드 플래쉬 메모리의 데이타 레지스터 및 센스앰프에 있어서: 상기 입출력 라인에 연결된 칼럼선택 트랜지스터의 드레인-소오스 통로와 상기 비트라인에 연결된 데이타 레지스터인 2개의 교차연결된 인버터 래치의 제1,2노드간에 접속되어 상기 리드동작시 데이타를 검출하여 상기 입출력라인으로 출력하는 경로와 상기 프로그램 동작시 상기 프로그램용 데이타를 상기 비트라인상에 제공하기 위한 경로를 분리하기 위해, 상기 통로와 상기 래치의 제1노드간에 드레인-소오스 통로가 접속되고 게이트 단자로 로드 제어신호를 수신하는 제1엔형 모오스 트랜지스터와, 상기 통로와 상기 래치의 제2노드간에 드레인-소오스 통로가 접속되고 게이트 단자로 리드 제어신호를 수신하는 제2엔형 모오스 트랜지스터를 가짐을 특징으로 하는 데이타 레지스터 및 센스앰프.
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