JP2006127749A5 - - Google Patents

Claims (50)

1. プログラムモードおよび読み出しモードで動作可能な不揮発性メモリ装置において、
   複数の不揮発性メモリセル、複数のワードラインおよび複数のビットラインを持つメモリセルアレイと；
   前記メモリセルアレイのビットラインから読み出されるデータを出力するための内部データ出力ラインと；
   前記メモリセルアレイと前記内部データ出力ラインとの間に動作可能に連結されるページバッファとを備え、
   前記ページバッファは、
   前記ビットラインに選択的に連結されるセンシングノードと；
   前記センシングノードに選択的に連結されるラッチノードを持つラッチ回路と；
   前記ラッチノードの論理電圧を設定するラッチ入力パスと；
   前記ラッチ入力パスから分離され、前記ラッチノードの前記論理電圧による前記内部データ出力ラインの論理電圧を設定するラッチ出力パスとを備えることを特徴とする、不揮発性メモリ装置。
2. 前記内部データ出力ラインは、前記ラッチノードから電気的に隔離されることを特徴とする、請求項１に記載の不揮発性メモリ装置。
3. 前記内部データ出力ラインは、前記ラッチノードの論理電圧によって第１基準電位に選択的に連結されることを特徴とする、請求項２に記載の不揮発性メモリ装置。
4. 前記第１基準電位と前記内部データ出力ラインとの間に直列に連結される第１トランジスタをさらに備え、前記第１トランジスタのゲートは前記ラッチノードに連結されることを特徴とする、請求項３に記載の不揮発性メモリ装置。
5. 不揮発性メモリ装置において、
   複数の不揮発性メモリセルを含むメモリセルアレイと；
   前記メモリセルアレイの前記不揮発性メモリセルから読み出されるデータおよび前記メモリセルアレイの前記不揮発性メモリセルにプログラムされるデータを一時的に記憶するためのラッチ回路を含むページバッファと；
   前記メモリセルアレイから読み出されて前記ページバッファに一時的に記憶されるデータを出力する内部データ出力ラインと；
   前記内部データ出力ラインから分離され、データが前記メモリセルアレイの前記不揮発性メモリセルにプログラムされる時およびデータが前記メモリセルアレイの前記不揮発性メモリセルから読み出される時、前記ラッチ回路を設定するラッチ入力パスとを備えることを特徴とする、不揮発性メモリ装置。
6. 前記ラッチ入力パスは、前記内部データ出力ラインから電気的に隔離されることを特徴とする、請求項５に記載の不揮発性メモリ装置。
7. 前記内部データ出力ラインは、前記ラッチノードの論理電圧によって第１基準電位に選択的に連結されることを特徴とする、請求項５に記載の不揮発性メモリ装置。
8. グローバルデータバスをさらに備え、
   前記内部データ出力ラインは、アドレス信号によって前記グローバルデータバスに選択的に連結されることを特徴とする、請求項７に記載の不揮発性メモリ装置。
9. 前記メモリセルアレイは複数のビットラインを備え、
   前記アドレス信号は、ビットラインアドレス信号であることを特徴とする、請求項８に記載の不揮発性メモリ装置。
10. 前記ビットラインアドレス信号を受信し、前記グローバルデータバスの前記内部データ出力ラインへの選択的連結を制御するデコーダ回路をさらに備えることを特徴とする、請求項９に記載の不揮発性メモリ装置。
11. 前記デコーダ回路は、外部データ入力信号をさらに受信し、内部データ入力信号を出力し、
    前記ラッチ入力パスは、前記内部データ入力信号によって制御されることを特徴とする、請求項１０に記載の不揮発性メモリ装置。
12. 不揮発性メモリ装置において、
    複数の不揮発性メモリセルを含むメモリセルアレイと；
    前記メモリセルアレイの不揮発性メモリセルにプログラムされるデータを入力する入力データバスと；
    前記入力データバスから分離され、前記メモリセルアレイの前記不揮発性メモリセルから読み出されるデータを出力する出力データバスと；
    前記メモリセルアレイの前記不揮発性メモリセルから読み出されるデータおよび前記不揮発性メモリセルにプログラムされるデータを一時的に記憶するためのラッチ回路と；
    前記出力データバスに連結される内部データ出力ラインと；
    前記入力データバスに連結され、データが前記メモリセルアレイの前記不揮発性メモリセルにプログラムされる時、前記ラッチ回路を設定するラッチ入力パスと；
    前記ラッチ回路に一時的に記憶された読み出しデータを前記内部データ出力ラインに伝送する出力ドライブ回路とを備えることを特徴とする、不揮発性メモリ装置。
13. 前記出力ドライブ回路は、前記ラッチ回路のラッチノードによってゲートされるスイチング回路を含むことを特徴とする、請求項１２に記載の不揮発性メモリ装置。
14. 前記ラッチ入力パスは、内部データ入力ラインの内部データ入力信号によって制御され、
    前記内部データ入力ラインは、前記内部データ出力ラインから電気的に隔離されることを特徴とする、請求項１３に記載の不揮発性メモリ装置。
15. 不揮発性メモリ装置において、
    複数の不揮発性メモリセル、複数のワードラインおよび複数のビットラインを含むメモリセルアレイと；
    内部データ出力ラインと；
    前記メモリセルアレイと前記内部データ出力ラインとに連結され、複数の並置されたページバッファを定義するために順次配列される複数のページバッファとを備え、
    前記ページバッファのそれぞれは、
    前記メモリセルアレイから読み出されるデータを一時的に記憶するラッチ回路と；
    前記ラッチ回路と前記内部データ出力ラインとの間に連結されるアドレスゲートとを含み、
    前記アドレスゲートは、前記内部データ出力ラインに前記各ページバッファのラッチ回路からのデータを選択的に出力するために、アドレス信号に応答することを特徴とする、不揮発性メモリ装置。
16. 前記ページバッファ領域は特定方向に順次積層され、前記内部データ出力ラインは前記特定方向に長く延長されることを特徴とする、請求項１５に記載の不揮発性メモリ装置。
17. 前記ビットラインは、前記特定方向に長く延長されることを特徴とする、請求項１６に記載の不揮発性メモリ装置。
18. 前記アドレス信号は、前記ページバッファのアドレスゲートに直接印加されることを特徴とする、請求項１６に記載の不揮発性メモリ装置。
19. 前記ページバッファに連結される複数の内部データ入力ラインをさらに備え、
    前記内部データ入力ラインは、前記内部データ出力ラインから電気的に隔離されることを特徴とする、請求項１６に記載の不揮発性メモリ装置。
20. 不揮発性メモリ装置において、
    複数の不揮発性メモリセル、複数のワードラインおよび第１方向に長く延長される複数のビットラインを含むメモリセルアレイと；
    前記メモリセルアレイから読み出されるデータを出力する、共有内部データ出力ラインと；
    前記メモリセルアレイと前記共有内部データ出力ラインとの間にそれぞれ動作可能に連結される複数のページバッファとを備え、
    前記複数のページバッファは、第１方向に並置された対応する複数のページバッファ領域を定義するために、順次配列され、前記内部データ出力ラインは、隣接した前記複数のページバッファの前記第１方向に長く延長されることを特徴とする、不揮発性メモリ装置。
21. 前記複数の内部データ入力ラインと前記共有内部データ出力ラインとに連結されるデコーダ回路をさらに備えることを特徴とする、請求項２０に記載の不揮発性メモリ装置。
22. 前記デコーダ回路は、
    アドレス信号およびデータ入力信号を受信し、前記アドレス信号および前記データ入力信号によって、前記内部入力データを前記複数の内部データ入力ライン上に出力することを特徴とする、請求項２１に記載の不揮発性メモリ装置。
23. 前記デコーダ回路は、
    前記アドレス信号によって、前記共有内部データ出力ラインをグローバル出力ラインに選択的に連結することを特徴とする、請求項２２に記載の不揮発性メモリ装置。
24. 不揮発性メモリ装置において、
    複数の不揮発性メモリセルを含むメモリセルアレイと；
    ローカルデータ入力ラインと、前記メモリセルアレイの前記不揮発性メモリセルから読み出されるデータおよび前記不揮発性メモリセルにプログラムされるデータを一時的に記憶するように、前記ローカルデータ入力ラインに応答するラッチ回路とを含むページバッファと；
    前記メモリセルアレイをプログラムするためのプログラミング信号および前記メモリセルアレイを読み出すための制御信号を含む外部入力信号を供給するグローバルデータ入力ラインと；
    供給されるアドレス信号によって前記ローカルデータ入力ラインに前記外部入力信号を選択的に出力するゲート回路を備えることを特徴とする、不揮発性メモリ装置。
25. 前記ローカルデータ入力ラインは、前記ページバッファの前記ラッチ回路のラッチ状態を制御することを特徴とする、請求項２４に記載の不揮発性メモリ装置。
26. 前記ローカルデータ入力ラインは、前記ラッチ回路の第１ラッチノードと基準電位との間に直列に連結される第１トランジスタゲートに連結される第１ローカル入力ラインと、前記ラッチ回路の第２ラッチノードと前記基準電位との間に直列に連結される第２トランジスタゲートに連結される第２ローカル入力ラインとを含むことを特徴とする、請求項２５に記載の不揮発性メモリ装置。
27. 前記基準電位と前記第１および第２トランジスタのそれぞれとの間に直列に連結される第３トランジスタをさらに備え、
    前記第３トランジスタゲートは、第１アドレス信号ラインに連結されることを特徴とする、請求項２６に記載の不揮発性メモリ装置。
28. 前記ゲート回路は、第２アドレス信号ラインに連結されるデコーダ回路の一部を形成することを特徴とする、請求項２７に記載の不揮発性メモリ装置。
29. 不揮発性メモリ装置において、
    複数の不揮発性メモリセル、複数のワードラインおよび複数のビットラインを持つメモリセルアレイと；
    前記メモリセルアレイから読み出されるデータを出力する内部データ出力ラインと；
    前記メモリセルアレイと前記内部データ出力ラインとの間に動作可能に連結される複数のページバッファと；
    前記複数のページバッファの少なくとも一つのゲート回路に動作可能に連結される複数のアドレスラインとを備えることを特徴とする、不揮発性メモリ装置。
30. 前記少なくとも一つのゲート回路は、第１アドレスゲートを含み、
    前記ページバッファのそれぞれは、前記メモリセルアレイから読み出されるデータを一時的に記憶するラッチ回路と、第１基準電位と前記内部データ出力ラインとの間に連結されるアドレスゲートとを含み、
    それぞれのページバッファを通じて延長される前記アドレスラインは、前記それぞれのページバッファの前記第１アドレスゲートに連結されることを特徴とする、請求項２９に記載の不揮発性メモリ装置。
31. 前記少なくとも一つのゲート回路は、前記ラッチ回路と第２基準電位との間に連結された第２アドレスゲートをさらに備え、
    それぞれのページバッファを通じて延長される前記アドレスラインは、前記それぞれのページバッファの前記第２アドレスゲートにさらに連結されることを特徴とする、請求項３０に記載の不揮発性メモリ装置。
32. 前記ページバッファは、第１方向に並置された対応する複数のページバッファ領域に順次配列され、
    前記複数のアドレスラインは、前記第１方向に垂直な第２方向に長く延長されることを特徴とする、請求項２９に記載の不揮発性メモリ装置。
33. 不揮発性メモリ装置のページバッファにおいて、
    ラッチノードを含むラッチ回路と；
    前記ラッチノードの電圧を制御する内部データ入力ラインと；
    前記ラッチノードから電気的に隔離される内部データ出力ラインと；
    前記ラッチノードの前記電圧によって前記内部出力ラインの電圧を制御する出力ドライブ回路とを備えることを特徴とする、不揮発性メモリ装置のページバッファ。
34. 前記出力ドライブ回路は、
    前記ラッチノードの電圧によって、前記内部データ出力ラインを前記第１基準電位に選択的に連結することを特徴とする、請求項３３に記載の不揮発性メモリ装置のページバッファ。
35. 前記ラッチノードと前記第２基準電位との間に直列に連結され、前記内部データ入力ラインに連結されるゲートを含む少なくとも一つのトランジスタをさらに備えることを特徴とする、請求項３３に記載の不揮発性メモリ装置のページバッファ。
36. 前記少なくとも一つのトランジスタは、前記ラッチノードと前記第２基準電位との間に直列に連結される第１および第２トランジスタを備え、
    前記第１トランジスタの導電状態は前記内部入力ラインによって制御され、前記第２トランジスタの導電状態はアドレスラインによって制御されることを特徴とする、請求項３５に記載の不揮発性メモリ装置のページバッファ。
37. 不揮発性半導体メモリ装置において、
    電気的にプログラムおよび消去可能な複数のメモリセル、複数のワードライン、および複数のビットラインを持つメモリセルアレイと；
    複数のページバッファと内部データ出力ラインとを持つ少なくとも一つのページバッファブロックであって、前記ページバッファのそれぞれはビットラインに連結され、複数のバッファ選択信号のなかで少なくとも一つに応答してイネーブルされ、前記ページバッファのそれぞれはビットライン上のデータに対応して、自分のラッチノードに記憶し、前記内部データ出力ラインは前記複数のページバッファに共有され、イネーブルされるページバッファのラッチノード上のデータによってドライビングされ、前記内部データ出力ラインは前記ページバッファのラッチノードから電気的に隔離されるようになった、前記少なくとも一つのページバッファブロックとを備えることを特徴とする、不揮発性半導体メモリ装置。
38. 前記ページバッファのそれぞれは、
    前記ラッチノードを持つラッチユニットと；
    前記バッファ選択アドレスのなかで前記少なくとも一つに応答してイネーブルされ、前記ラッチノードに記憶されたデータに対応して前記内部データ出力ラインにドライビングする出力ドライビングユニットとを備えることを特徴とする、請求項３７に記載の不揮発性半導体メモリ装置。
39. 前記ページバッファのそれぞれは、
    第１および第２内部データラインと；
    前記第１および第２内部入力ラインにそれぞれゲートされる第１および第２ラッチ伝送トランジスタを含むラッチ伝送ユニットとをさらに備え、
    前記第１および第２ラッチ伝送トランジスタは、前記ページバッファの前記ラッチノードおよび反転されたラッチノードのそれぞれの電圧を設定するように、前記第１および第２内部データ入力ラインにそれぞれ応答することを特徴とする、請求項３８に記載の不揮発性半導体メモリ装置。
40. 前記ページバッファのそれぞれは、
    前記バッファ選択アドレスに応答してゲートされ、所定のバッファ入力パスを介して、外部から印加されるデータと独立的なラッチドライビング電圧を前記ラッチ伝送ユニットに提供するようになったラッチドライビングユニットをさらに備え、
    前記バッファ入力パスは、前記内部データ出力ラインから電気的に隔離されることを特徴とする、請求項３９に記載の不揮発性半導体メモリ装置。
41. 前記ページバッファのそれぞれは、
    前記ビットライン上のデータに応答して所定のセンセング応答電圧を前記ラッチ伝送ユニットに提供するセンシング応答ユニットを備え、
    前記センシング応答電圧は、前記ラッチノードに記憶されるデータのフリップを誘発するのに十分な電圧であることを特徴とする、請求項４０に記載の不揮発性半導体メモリ装置。
42. 前記ラッチ伝送ユニットは、
    前記第１内部データ入力ライン上の前記データに応答して、前記ラッチユニットに前記ラッチドライビング電圧または前記センシング応答電圧を選択的に提供する第１ラッチ伝送トランジスタと；
    前記第２内部データ入力ライン上のデータに応答して、前記ラッチユニットに前記ラッチドライビング電圧または前記センシング応答電圧を選択的に提供する第２ラッチ伝送トランジスタとを備えることを特徴とする、請求項４１に記載の不揮発性半導体メモリ装置。
43. 前記センシング応答ユニットは、
    前記ビットライン上のデータに応答してゲートされるセンシング応答トランジスタと；
    前記センシング応答トランジスタに直列に連結される出力センシングトランジスタとを備え、
    前記出力センシングトランジスタは、
    前記ページバッファを選択するのに使用される読み出しラッチ信号に応答して、前記ラッチノードに記憶される前記ビットライン上のデータに対応するデータを制御することを特徴とする、請求項４２に記載の不揮発性半導体メモリ装置。
44. 前記ページバッファのそれぞれは、
    前記ビットライン上の前記データに対応するデータを前記センシング応答ユニットに提供する前記ビットラインに連結されるセンシングノードと；
    前記センシングノードをセッティング電圧に調節するためのセンシングセッティングユニットとをさらに備えることを特徴とする、請求項４２に記載の不揮発性半導体メモリ装置。
45. 同一のページバッファブロック内に含まれる前記複数のページバッファは第１方向に並置され、
    前記内部データ出力ラインは前記第１方向に長く延長されることを特徴とする、請求項３７に記載の不揮発性半導体メモリ装置。
46. 第１グローバル入力ラインと；
    特定動作区間で、前記第１グローバル入力ラインの論理状態と反対の論理状態を持つ第２グローバル入力ラインと；
    メイン選択アドレスおよびサブ選択アドレスに応答してイネーブルされるページバッファデコーダとをさらに備え、
    前記ページバッファデコーダは、イネーブルされる時、前記第１および第２グローバル入力ライン上のデータに対応するデータをそれぞれ前記第１および第２内部データ入力ラインに提供する前記ページバッファデコーダをさらに備えることを特徴とする、請求項３７に記載の不揮発性半導体メモリ装置。
47. 前記ページバッファデコーダは、
    前記メイン選択アドレスと前記サブ選択アドレスの論理演算を行い、前記メイン選択アドレスと前記サブ選択アドレスとがともにアクティブ状態である時、アクティブになるブロックデコーディング信号を出力する第１デコーダ論理ゲートと；
    前記ブロックデコーディング信号に応答してイネーブルされ、論理演算結果を前記第１グローバル入力ラインのデータに応答して前記第１内部データ入力ラインに提供するようになった第２デコーダ論理ゲートと；
    前記ブロックデコーディング信号に応答してイネーブルされ、前記第２グローバル入力ライン上のデータに応答して論理演算結果を前記第２内部データ入力ラインに提供するようになった第３デコーダ論理ゲートとを備えることを特徴とする、請求項４６に記載の不揮発性半導体メモリ装置。
48. 前記第１デコーダ論理ゲートはＮＡＮＤゲートであり、
    前記第２および第３デコーダ論理ゲートはＮＯＲゲートであることを特徴とする、請求項４７に記載の不揮発性半導体メモリ装置。
49. グローバル出力ラインと；
    メイン選択アドレスとサブ選択アドレスとに応答してイネーブルされるページバッファデコーダとをさらに備え、
    前記ページバッファデコーダは、イネーブルされる時、前記内部データ出力ライン上のデータを前記グローバル出力ラインに提供することを特徴とする、請求項３７に記載の不揮発性半導体メモリ装置。
50. 前記ページバッファデコーダは、
    前記メイン選択アドレスと前記サブ選択アドレスの論理演算を行い、前記メイン選択アドレスと前記サブ選択アドレスとがともにアクティブ状態である時、アクティブになるブロックデコーディング信号を出力するための第１デコーダ論理ゲートと；
    前記ブロックデコーディング信号に応答して前記内部出力データライン上のデータを前記グローバル出力ラインに提供するためのデコーダトランジスタとを備えることを特徴とする、請求項４９に記載の不揮発性半導体メモリ装置。