JPH1116343A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】ダイナミックＲＡＭにおいて、メモリセルにデ
ーターがない場合、あるいはメモリセルのデータが微小
な場合に、内部アドレスカウンタを用いたリフレッシュ
動作を行った際に生じるメモリセルのプレート線の電位
変動を抑制する。 【解決手段】信号線９にＨパルス信号が発生してから、
内部アドレスカウンタ１が一定回数カウントしたことを
内部アドレスを検知する手段５にて検知するまでの間
は、内部アドレスカウンタ１用いたリフレッシュ動作期
間中にリフレッシュ制御信号７から出力される信号Ｌ７
により、メモリセルのプレート電位を発生するセルプレ
ート電位発生回路３のプレート電位発生能力を大きくす
る。信号線９は、電源投入検知回路１０や、読み出し動
作およびリフレッシュ動作終了検知回路１５とその出力
を受けるタイマー２０によってＨパルス信号が発生され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置、特
にダイナミックＲＡＭ（ランダム・アクセス・メモリ）
に関する。

【０００２】

【従来の技術】図４は従来のダイナミックＲＡＭを表わ
すブロック図である。

【０００３】図４において、７はリフレッシュ制御回
路、１はリフレッシュ制御回路に制御される内部アドレ
スカウンタ、Ａ1，Ａ2・・・Ａlは内部アドレスカウンタ１
の出力である内部アドレス信号である。

【０００４】８はメモリセルアレイ部であり、メモリセ
ルアレイ部８の内部は以下のように構成されている。

【０００５】ＷＬ1，ＷＬ2，・・・，ＷＬmはワード線、２
は内部アドレス信号Ａ1，Ａ2・・・Ａlにしたがってワード
線ＷＬ1〜ＷＬmを選択する行デコーダ、ＢＬ1，ＢＬ2，
・・・，ＢＬnはビット線である。

【０００６】１１はワード線ＷＬ1とビット線ＢＬ1の交
差部に配置され、ワード線ＷＬ1とビット線ＢＬ1に接続
されたメモリセルであり、１２，２１，２２も同様にそ
れぞれ対応するワード線とビット線に接続されたメモリ
セルである。

【０００７】また図示しないが、メモリセルはワード線
ＷＬ1〜ＷＬmとビット線ＢＬ1〜ＢＬnの交差するエリア
全域にアレイ状に配置されている。

【０００８】ＣＰはすべてのメモリセルに接続されたセ
ルプレート線であり、３はセルプレート線ＣＰに接続さ
れたセルプレート電位発生回路、Ｃcpはセルプレート線
ＣＰの配線容量である。

【０００９】メモリセル１１はワード線ＷＬ11にゲート
接続されたトランスファゲートＱ１１と、トランスファ
ゲート１１に配線Ｌ11を介して接続されたデータ記憶用
のキャパシタＣ11からなる。

【００１０】他のメモリセルも同様にワード線ＷＬ12，
ＷＬ21，・・・にゲート接続されたトランスファゲートＱ1
2，Ｑ21，・・・と，トランスファゲートＱ12，Ｑ21，・・・
に配線Ｌ12，Ｌ21，・・・を介して接続されたキャパシタ
Ｃ12，Ｃ21，・・・からなる。

【００１１】ＳＡ1，ＳＡ2，・・・，ＳＡnはビット線ＢＬ
1〜ＢＬnに接続され、ビット線ＢＬ1〜ＢＬnの微小な電
位差をＨあるいはＬデータに増幅するセンスアンプであ
る。

【００１２】図４のブロック図を用い、内部アドレスカ
ウンタを利用したリフレッシュ動作について説明する。

【００１３】今、メモリセルのキャパシタＣ11，Ｃ12，
・・・には、セルプレート線ＣＰ（一般的には1/2・Vcc）の
電位と配線Ｌ11，L12，・・・の電位との電位差が、正の場
合と負の場合に、それぞれ正，負の電荷として記憶され
ているものとする。この蓄積された電荷の正，負をそれ
ぞれＨ，Ｌデータとする。

【００１４】この電荷は時間の経過とともに漏れ出て減
少するため、読み出しできなくなるほど減少する前に補
充する必要がある。この動作がリフレッシュである。

【００１５】リフレッシュ動作に入ると、リフレッシュ
制御回路７からリフレッシュサイクル毎に変化する信号
Ｌ１によって内部アドレスカウンタ１がカウントアップ
される。その後、内部アドレスカウンタ１の値から、行
デコーダ２によってワード線が選択される。

【００１６】例えばワード線ＷＬ11が選択されると、メ
モリセル１２，１２，・・・がそれぞれビット線ＢＬ11，
ＢＬ12，・・・に接続される。

【００１７】このとき、メモリセルのキャパシタＣ11，
Ｃ12，・・・のデータがビット線ＢＬ11，ＢＬ12，・・・に電
位変化として伝達される。

【００１８】ビット線ＢＬ11，ＢＬ12，・・・の配線容量
（図示せず）がメモリセルのキャパシタにＣ11，Ｃ12，
・・・に比べて大きいため、ビット線ＢＬ11，ＢＬ12，・・・
に伝達された電位変化は小さい。

【００１９】このビット線ＢＬ11，ＢＬ12，・・・の小さ
な電位変化はセンスアンプＳＡ11，ＳＡ12，・・・によっ
てＨあるいはＬレベルに増幅される。増幅されてＨある
いはＬレベルなったビット線ＢＬ11，ＢＬ12，・・・の電
位により、メモリセルのキャパシタＣ11，Ｃ12，・・・に
電荷が補充されることによってリフレッシュが行われ
る。

【００２０】以上のリフレッシュ動作において、ワード
線によりメモリセルがビット線に接続された時と、セン
スアンプによってビット線電位が増幅された時にメモリ
セルのキャパシタによってセルプレート線ＣＰの電位が
変動する。

【００２１】例えば、メモリセルのキャパシタＣ11に正
の電荷が蓄積されていた場合、そのキャパシタがワード
線ＷＬ1によってビット線ＢＬ1に接続されると、Ｌ11の
電位が負の方向にひかれるため、セルプレート線ＣＰに
小さな負の電位変動が発生する。

【００２２】しかしながら、センスアンプＳＡ1が動作
することによってビット線ＢＬ1がＨレベルとなると、
Ｌ11の電位が正の方向にひかれるため、セルプレート線
ＣＰに小さな正の電位変動が発生する。

【００２３】この負と正の２つの電位変動は、元になっ
ているＬ11とビット線ＢＬ1の電位差の大きさがほぼ等
しいために相殺される。

【００２４】メモリセルのキャパシタに負の電荷が蓄積
されていた場合も同様に、リフレッシュ動作中に発生す
るセルプレート線ＣＰの電位変動は相殺されて問題がな
い。

【００２５】

【発明が解決しようとする課題】従来の装置において、
セルプレート電位発生回路３は、通常の動作において十
分にセルプレート線ＣＰの電位変動を回復させ得る能力
を有しているものとする。

【００２６】さて、ここで特別な状態として、電源投入
後など、メモリセルにＨ，Ｌのデータがない状態、ある
いはリフレッシュなしで長期間放置した後など、メモリ
セルのＨデータが非常に小さい、またはない状態でのリ
フレッシュ動作を考える。

【００２７】その状態でリフレッシュ動作を行うと、ワ
ード線によって選択されたメモリセルと、各々に対応し
たビット線が接続され、そののちにセンスアンプが動作
することにより、メモリセルに書き込みが行われる。

【００２８】メモリセルからビット線に伝達される電位
変化はゼロあるいは極めて微小である。したがって、セ
ンスアンプが動作しても、その電位変化を正しく増幅す
ることができず、メモリセルに書き込まれるデータは元
のメモリセルのゼロあるいは微小なデータと無関係のデ
ータとなる。

【００２９】この場合、ワード線が選択されたときには
セルプレート電位の変動は発生しないため、センスアン
プ動作時に発生したセルプレート電位の変動が相殺され
ずに残ってしまう。

【００３０】メモリセルのキャパシタＣ11，Ｃ12，・・・
の容量をＣs、セルプレート線の配線容量をＣcp、セン
スアンプ動作後の書き込み時のビット線の電位をＶBL、
配線Ｌ11，Ｌ12，・・・とセルプレート線の書き込み前の
電位をともにＶcpとし、他の寄生容量は微小であるた
め、その影響を無視すると、セルプレート電位の変動
は、メモリセル１つにつき、 Ｃs／（Ｃs＋Ｃcp）×（ＶBL−Ｖcp） となる。

【００３１】したがって、選択されたワード線によって
ｎ個のメモリセルがビット線に接続されると、 Ｃs／（Ｃs＋Ｃcp）×（ΣＶBL−ｎＶcp） の電圧変動がセルプレート線に生じる。

【００３２】また、このときワード線によって選択され
たメモリセル，ビット線の初期電位はどれもほぼ等しい
ため、センスアンプ動作後のビット線の電位は一致して
いる可能性が高い。

【００３３】そこで、書き込み時のビット線の電位が全
て等しくＶBL0であるとすると、セルプレート線の電圧
変動は、 nＣs／（Ｃs＋Ｃcp）×（ＶBL0−Ｖcp） となる。

【００３４】ところで、内部アドレスカウンタを用いた
リフレッシュ動作においてはデータとしての電荷のない
メモリセルが接続された多数のワード線を、短期間に連
続して選択することがある。

【００３５】上記の場合、通常動作に必要な電位供給能
力ではセルプレート線の電圧変動を抑えることが難し
い。したがって、そのセルプレート線の電圧変動は、直
前に発生した電圧変動が回復しきらないうちに連続して
発生することとなる。

【００３６】例えば大きな正のノイズがセルプレート線
に生じているときに読み出し動作を行うと、データがＬ
データの場合でも、ワード線によって接続されたビット
線の電位が上昇し、ビット線がＨレベルに増幅されるた
め、データがＨレベルと認識されてしまうことがある。

【００３７】また、大きな正のノイズがセルプレート線
に生じているときに書き込まれた正の電荷は通常よりも
小さくなってしまう。

【００３８】したがって、従来の回路では、未回復の電
位変動が累積されることで、結果的に大きな電圧変動が
セルプレート線に発生し、誤書き込みや誤読み出しが発
生するという問題があった。

【００３９】一方、このような特別な場合におけるセル
プレート線の電位変動を回復するために、セルプレート
電位発生回路の電位発生能力を常に大きくしておくこと
は、セルプレート電位発生回路に流れるピーク電流増加
に起因する電源ノイズにより、図示しない入力回路や、
同じく図示しない入出力信号線の増幅回路を誤動作させ
る要因となりうるため、またわずかな電位変動でセルプ
レート電位発生回路が過剰に動作することにより、セル
プレート電位の振動の要因となりうるため、望ましくな
い。

【００４０】

【課題を解決するための手段】本発明の第１の半導体記
憶装置は、複数のワード線と複数のビット線の交差部に
配置されたメモリセルがアレイ状に複数配置され、前記
メモリセルは前記ワード線にゲート接続されたトランス
ファゲートと、前記トランスファゲートに接続された情
報記憶用のキャパシタからなり、前記メモリセルのトラ
ンスファゲート側が前記ビット線に接続され、前記メモ
リセルの反対側のセルプレート線がそれぞれ共通接続さ
れ、前記ビット線のデータを増幅する増幅手段と、リフ
レッシュ制御回路と、前記リフレッシュ制御回路によっ
て制御される内部アドレスカウンタと、前記内部アドレ
スカウンタの値によって前記ワード線を選択する行デー
コーダと、前記セルプレート線に電位を与えるセルプレ
ート電位発生回路とを備えた半導体記憶装置において、
セットアップ信号と、前記セットアップ信号によってリ
セットされる前記内部アドレスカウンタと、内部アドレ
スを検知する手段とを有し、前記セットアップ信号と、
前記内部アドレスを検知する手段の出力と、前記リフレ
ッシュ制御回路の出力とによって前記セルプレート電位
発生回路の電位発生能力を制御することを特徴とする。

【００４１】本発明の第２の半導体記憶装置は、第１の
半導体記憶装置において、電源投入検知回路を具備し、
前記電源投入検知回路の出力が前記セットアップ信号で
あることを特徴とする。

【００４２】本発明の第３の半導体記憶装置は、第１の
半導体記憶装置において、読み出し動作及びリフレッシ
ュ動作終了検知回路と、前記読み出し動作及びリフレッ
シュ動作終了検知回路の出力を入力とするタイマーとを
具備し、前記タイマーの出力が前記セットアップ信号で
あることを特徴とする。

【００４３】本発明の第４の半導体記憶装置は、第１の
半導体記憶装置において、電源投入検知回路と、読み出
し動作及びリフレッシュ動作終了検知回路と、前記読み
出し動作及びリフレッシュ動作終了検知回路の出力を入
力とするタイマーとを具備し、前記電源投入検知回路の
出力と前記タイマーの出力の論理和が前記セットアップ
信号であることを特徴とする。

【００４４】本発明の第５の半導体記憶装置は、第３の
半導体記憶装置において、前記増幅手段の動作の終了を
検知する回路が前記読み出し動作及びリフレッシュ動作
終了検知回路であることを特徴とする。

【００４５】本発明の第６の半導体記憶装置は、第４の
半導体記憶装置において、前記増幅手段の動作の終了を
検知する回路が前記読み出し動作及びリフレッシュ動作
終了検知回路であることを特徴とする。

【００４６】

【作用】本発明は、内部アドレスカウンタが、所定回数
をカウントするまでに行われるリフレッシュ動作期間
に、セルプレート電位の供給能力を向上させることによ
り、当該期間中のセルプレート電位の変動を抑制する。

【００４７】また本発明は、電源投入後に、内部アドレ
スカウンタが所定回数をカウントするまでに行われるリ
フレッシュ動作時に、セルプレート電位の供給能力を向
上させることにより、電源投入後の、メモリセルにデー
タがない状態において、リフレッシュ動作を行った場合
に生ずるセルプレート電位の変動を抑制する。

【００４８】また本発明は、長時間リフレッシュ動作な
しで放置され、メモリセルのＨデータが消失した半導体
記憶装置に対して、内部アドレスカウンタが所定回数を
カウントするまでの期間に行われるリフレッシュ動作時
に、セルプレート電位の供給能力を向上させることで、
同期間に生ずるセルプレート電位の変動を抑制する。

【００４９】

【発明の実施の形態】本発明の一実施例のブロック図を
図１に示す。

【００５０】図１において、１〜２，７，メモリセルア
レイ部８およびその内部回路については従来例と同一で
ある。

【００５１】９はセットアップ信号であり、内部アドレ
スカウンタ１に入力されるＨパルス信号である。

【００５２】５は内部アドレスカウンタ１に接続され、
内部アドレスを検知する手段であり、所定の内部アドレ
スを検知してＨパルス信号を発生する。

【００５３】３はセルプレート電位発生回路であるが、
内部アドレスを検知する手段５の出力Ｌ５と、セットア
ップ信号９と、リフレッシュ制御回路７の出力Ｌ７を入
力とし、後述するようにそれらの信号によって制御され
る。

【００５４】まず、セルプレート電位発生回路の動作を
説明した後に、図1の回路動作を説明する。

【００５５】図７に、本発明における、セルプレート電
位発生回路３の一実施例を示す。

【００５６】図７において、３７〜４２はＮチャネルＭ
ＯＳトランジスタ、４３〜４８はＰチャネルＭＯＳトラ
ンジスタ、Ｒ０，Ｒ１は抵抗、ＣＰは図１と等しくセル
プレート線と論理回路６の出力である。

【００５７】Ｌ５，９，Ｌ７は図１の同記号と等しくセ
ルプレート電位発生回路３を制御する信号である。

【００５８】上記制御信号は図７下部においてセルプレ
ート電位発生回路３のセルプレート電位発生能力を変化
させる信号Ｌ３１を作成する。

【００５９】８０はセットアップ信号９のＨパルスでセ
ットされ、内部アドレスを検知する手段５の出力信号Ｌ
５のＨパルスでリセットされる信号Ｌ８０を発生するフ
リップフロップである。

【００６０】３１は信号Ｌ８０とリフレッシュ制御回路
７の出力信号Ｌ７の論理積をＬ３１に出力するＡＮＤゲ
ートである。

【００６１】セルプレート電位発生回路３において、左
側は制御信号によらず、セルプレート電位を発生させる
部分である。

【００６２】当該部位において、抵抗Ｒ０，トランジス
タ３７，４３，抵抗Ｒ１はセルプレート電位を設定して
いる部分であり、この順番で電源、接地電位間に直列に
接続されている。また、トランジスタ３７，４３のゲー
トはそれぞれ各々のソースに接続されている。

【００６３】電源電圧をＶｃｃ、トランジスタ３７のし
きい値をＶｔｈｎ、トランジスタ４３のしきい値の絶対
値をＶｔｈｐ、トランジスタ３７，４３それぞれのソー
スをＬ３８，Ｌ４４、双方のドレインをＬ３７とする。

【００６４】抵抗Ｒ０，Ｒ１が十分大きい場合、Ｌ３８
とＬ３７の電位差はＶｔｈｎ、Ｌ３７とＬ４４の電位差
はＶｔｈｐとなる。このとき、抵抗Ｒ０，Ｒ１の値が等
しい場合、Ｌ３７の電位は、 1/2・Ｖｃｃ＋1/2×（Ｖｔｈｐ−Ｖｔｈｎ） となる。

【００６５】特に、トランジスタ３７のしきい値Ｖｔｈ
ｎとトランジスタ４３のしきい値の絶対値Ｖｔｈｐが等
しい場合には、Ｌ３７の電圧は1/2・Ｖｃｃとなる。

【００６６】トランジスタ４５，３８，４４，３９はセ
ルプレート電位を発生している部分であり、この順番で
直列に電源、接地電位間に接続されている。

【００６７】このうちトランジスタ３８，４４のゲート
はそれぞれＬ３８，Ｌ４４に接続されており、ソースは
セルプレート線ＣＰに接続されている。

【００６８】トランジスタ３８はゲート，ソース間電
位、すなわちＬ３８とＣＰの電位差がトランジスタ３８
のしきい値電圧より大きくなるとオンする。

【００６９】トランジスタ３８のしきい値をトランジス
タ３７のしきい値Ｖｔｈｎと等しいとする。このとき、
Ｌ３８の電位はＬ３７の電位よりＶｔｈｎぶん高いた
め、トランジスタ３８はＣＰの電位がＬ３７の電位未満
のときにオンし、ＣＰの電位をＬ３７の電位まで引き上
げる。

【００７０】同様にトランジスタ４４のしきい値の絶対
値がトランジスタ４３のしきい値の絶対値Ｖｔｈｐと等
しい場合には、トランジスタ４４はＣＰの電位がＬ３７
の電位より高いときにオンし、ＣＰの電位をＬ３７の電
位まで引き下げる。

【００７１】上述のように、トランジスタ３８，４４の
作用により、セルプレート線ＣＰの電位はＬ３７の電位
に一致する。

【００７２】ただし、図７の回路においては、トランジ
スタ４３とトランジスタ４４の基板電位を異ならせるこ
とにより、トランジスタ４４のしきい値の絶対値をＶｔ
ｈｐより大きくしている。よって、トランジスタ４４が
オンする電位はＬ３７の電位よりやや高くなる。したが
って、トランジスタ３８，４４の同時がオンする状態
や、ＣＰとＬ３８の電位が等しい領域の近傍でトランジ
スタ３８，４４が交互にオンしてＣＰの電位が振動する
状態になることが防止される。

【００７３】なお、トランジスタ４５，３９はゲートが
ドレインに接続されたトランジスタであり、それぞれ、
トランジスタ３８，４４のオンに連動してオンする。

【００７４】図７において、セルプレート電位発生回路
３の右側は制御信号Ｌ５，９，Ｌ７によって制御され、
セルプレート電位の発生能力を向上させる部分である。

【００７５】当該部位は、トランジスタ４６，４０から
なるセルプレート電位を発生する部分と、トランジスタ
４１，４２，４７，４８とインバータ４９からなる動作
スイッチ部によって構成されている。

【００７６】セルプレート電位を発生する部分におい
て、トランジスタ４６，４０は電源，接地電源間に直列
に配置され、ドレインがセルプレート線ＣＰに接続され
ている。

【００７７】また、トランジスタ４６，４０は、それぞ
れスイッチ部のトランジスタ４７，４１を介してセルプ
レート電位発生回路３のトランジスタ４５，３９のゲー
トとドレインにに接続されている。

【００７８】スイッチ部のトランジスタ４１，４８は論
理回路６の出力であるＬ３１にゲート接続され、トラン
ジスタ４２，４７はＬ３１のインバータ４９による反転
信号にゲート接続されている。

【００７９】したがって、Ｌ３１がＨレベルのとき、ト
ランジスタ４７，４１がオンし、トランジスタ４５と４
６，３９と４０はそれぞれカレントミラー回路となる。
それによりトランジスタ４６，４０は、トランジスタ３
８，４４に連動してオンするため、セルプレート線ＣＰ
の電位をＬ３７に一致させるように動作し、セルプレー
ト電位の発生能力を向上させる。

【００８０】一方、Ｌ３１がＬレベルになると、トラン
ジスタ４７，４１がオフし、トランジスタ４８，４２が
オンする。

【００８１】トランジスタ４８，４２はそれぞれ、電源
とトランジスタ４６のゲート間，接地電位とトランジス
タ４０のゲート間に接続されているため、トランジスタ
４６，４０はセルプレート線ＣＰの電位にかかわらずと
もにオフとなり、セルプレート発生回路３は通常の能力
にもどる。

【００８２】以上セルプレート電位発生回路３の動作を
説明したところで、セルプレート電位発生回路３がいか
なる場合にセルプレート電位発生能力を向上させるのか
を説明する。

【００８３】図１の回路において、メモリセルにデータ
がないものとし、このときにセットアップ信号９にＨパ
ルス信号を入力した場合の動作を説明する。その際の各
信号線の波形変化を、図８にしたがって説明する。な
お、図８における他の記号は図７と図１の各信号線に対
応している。

【００８４】信号９にＨパルス信号を入力すると、内部
アドレスカウンタ１がリセットされ、またフリップフロ
ップ８０により、信号Ｌ８０がＨレベルにセットされ
る。

【００８５】この状態で、内部アドレスカウンタ１を用
いたリフレッシュモードに入ったとする。

【００８６】リフレッシュ制御回路７は信号Ｌ７をＨレ
ベルにし、また各リフレッシュサイクル毎に内部アドレ
スカウンタ１をカウントアップする信号Ｌ１を発生させ
る。

【００８７】Ｌ７がＨレベルになったことによってＬ３
１がＨレベルになる。

【００８８】以上により、通常セルプレート電位発生回
路３のみによるセルプレート線ＣＰへの電位供給能力が
当該期間に向上する。

【００８９】これにより、メモリセルにデータがない状
態でリフレッシュ動作を行った際に生じるセルプレート
線ＣＰの電位変動が急速に回復するため、複数ワード線
に対する連続したリフレッシュ動作による前記電位変動
の累積を抑えることができる。

【００９０】一方、信号Ｌ１により、内部アドレスカウ
ンタはリフレッシュサイクル毎にカウントアップしてゆ
く。そして、内部アドレスカウンタが所定アドレスに達
したとき、すなわちリフレッシュ動作が所定回数行われ
ると、信号Ｌ５にＨパルスが発生する。

【００９１】Ｌ５にＨパルスが発生すると、フリップフ
ロップ８０によって信号Ｌ８０はＬレベルにリセットさ
れる。それにより信号Ｌ３１はＬレベルに固定され、以
降、セルプレート電位発生回路３は通常のセルプレート
電位発生能力にもどる。

【００９２】図６に、本発明における、内部アドレスを
検知する回路５の一実施例を示す。

【００９３】図６において３２はＮＡＮＤゲートであ
り、内部アドレスカウンタから出力された内部アドレス
信号Ａ1，Ａ2，・・・，Ａlを入力とする。

【００９４】３３〜３５はインバータでありそれぞれ直
列接続され、ＮＡＮＤゲート３２の出力Ｌ３２を遅延反
転させた信号Ｌ３５を発生させる。

【００９５】３６はＮＯＲゲートであり、Ｌ３２，Ｌ３
５を入力として内部アドレスを検知する回路５の出力Ｌ
５を発生させる。

【００９６】内部アドレスを検知する回路５が検知する
内部アドレスは、ＮＡＮＤゲート３２によって設定設定
される。図６のように、内部アドレス信号Ａ1，Ａ2，・・
・，Ａlがすべて反転されずにＮＡＮＤゲート３２に入力
されている場合には、すべての内部アドレス信号Ａ1，
Ａ2，・・・，ＡlがＨレベルであることを検知して、Ｌ３
２をＬレベルにする。

【００９７】インバータ３３〜３５およびＮＯＲゲート
３６は、信号Ｌ３２がＬレベルになったときに内部アド
レスを検知する回路５の出力Ｌ５に、Ｈレベルの短パル
ス信号を発生させる。

【００９８】ここで、セットアップ信号９によって、内
部アドレスカウンタ１が出力する内部アドレス信号Ａ
1，Ａ2，・・・，Ａlが、すべてＬレベルにリセットされる
場合を考える。

【００９９】この場合、セットアップ信号９によって内
部アドレスカウンタ１がリセットされてから、内部アド
レスを検知する回路５が内部アドレス信号Ａ1，Ａ2，・・
・，ＡlがすべてＨレベルであることを検知するまでの間
に、内部アドレスカウンタが一巡する。

【０１００】したがって、内部アドレスカウンタを用い
たリフレッシュ動作によって、すべてのワード線が最低
１回は選択されたことを検知することができる。

【０１０１】この時点で、最後に選択されたワード線に
接続されたメモリセル以外の、すべてのメモリセルに対
してリフレッシュ動作が終了しているため、それ以後、
最後に選択されたワード線によって、セルプレート線Ｃ
Ｐに電圧変動が生じるのみであり、それが累積して問題
となることはない。

【０１０２】よってこの時点で信号Ｌ５に派生するＨパ
ルス信号によって、それ以後のリフレッシュ動作時にセ
ルプレート電位発生回路３のセルプレート電位発生能力
を向上させなくとも全く問題はない。

【０１０３】言い換えると、データのないメモリセルが
少なくなり、セルプレート電位変動が、以後、問題とな
るほどに累積しないことを、内部アドレスの値から判断
することが、本発明における内部アドレスを検知する回
路５の機能である。

【０１０４】また、セルプレート電位発生回路３のセル
プレート線ＣＰへの電流供給能力が従来と等しくなる
と、セルプレート線ＣＰへ電流を供給する際に生じるピ
ーク電流が小さくなり、それによって電源配線や接地電
位配線に生ずるノイズも小さくなる。

【０１０５】したがって、通常動作時における図示しな
い外部信号の入力回路や、同じく図示しない出力回路手
前での増幅回路が前期ノイズにより誤動作することがな
い。

【０１０６】また、通常動作時にセルプレート線の小さ
な変動に対してセルプレート電位発生回路３が過剰に動
作することで、セルプレート電位が振動することがな
い。

【０１０７】以上、本発明の一実施例について説明した
が、内部アドレスを検知する回路５、セルプレート電位
発生回路３の内部回路は、同等の機能を有する回路であ
れば、その内部構成を問わない。

【０１０８】また、セットアップ信号９、信号Ｌ５はＨ
パルス以外の信号に変更することも容易である。

【０１０９】リフレッシュ制御回路７の出力信号Ｌ７は
リフレッシュモード間は常にＨレベルとしたが、各リフ
レッシュサイクルのリフレッシュ動作毎にＨレベルとな
る信号としたとしても同様の効果を得ることができる。

【０１１０】内部アドレスを検知する回路５は、前記し
た機能を逸脱しない範囲で任意にその検知アドレスを設
定することができる。

【０１１１】図１０（ａ）に本発明の内部アドレスを検
知する回路における別の形態をあらわす内部アドレスを
検知する回路５’の図を示す。また、図１０（ａ）の内
部アドレスを検知する回路５’を使用した場合における
本発明の一実施例としてのブロック図を図１０（ｂ）に
示す。

【０１１２】図１０（ｂ）において、セットアップ信号
９が内部アドレスカウンタ１ではなく内部アドレスを検
知する回路５に入力されている点以外は、図１とまった
く同一の構成となっている。

【０１１３】図１０（ａ）において、Ａ1〜Ａlは内部ア
ドレスカウンタ１から出力された内部アドレス信号、８
１は内部アドレス信号Ａ1〜Ａlに接続され、信号Ｌ８９
がＨレベルのとき内部アドレス信号Ａ1〜Ａlをラッチし
てＡ1’〜Ａl’に出力し、信号Ｌ８９がＬレベルのとき
内部アドレス信号Ａ1〜ＡlとＡ1’〜Ａl’を接続するラ
ッチ回路である。

【０１１４】８４は内部アドレス信号Ａ1〜Ａlとラッチ
回路８１の出力信号Ａ1’〜Ａl’が一致するときのみＬ
レベルとなる比較回路であり、その出力は直列接続され
たインバータ８５〜８７とＮＯＲゲート８８に接続され
ている。

【０１１５】ＮＯＲゲート８８は比較回路８４の出力と
インバータ８７の出力とを入力とし、内部アドレスを検
知する回路５’の出力Ｌ５を発生する。

【０１１６】信号Ｌ８９はセットアップ信号９をセット
信号とし、信号Ｌ５をリセット信号とするフリップフロ
ップ８９の出力信号である。

【０１１７】図１０（ａ）の内部アドレスを検知する回
路５’の動作を説明する。

【０１１８】初期状態では信号Ｌ８９がＬレベルのた
め、ラッチ回路８１は内部アドレス信号Ａ1〜ＡlとＡ
1’〜Ａl’とを接続している。したがって比較回路８４
の出力は常にＬレベルであり、信号Ｌ５もＬレベルであ
る。

【０１１９】ここで、セットアップ信号９にＨパルス信
号を入力すると、Ｌ８９はＨレベルとなり、ラッチ回路
８１の出力Ａ1’〜Ａl’のレベルが保持される。

【０１２０】したがって、その後内部アドレスカウンタ
１が一回カウントアップされると、それ以後内部アドレ
ス信号Ａ1〜ＡlとＡ1’〜Ａl’は一致しなくなり、比較
回路８４の出力はＨレベルとなる。ただし、信号Ｌ５は
Ｌレベルのままである。

【０１２１】内部アドレス回路が一巡すると、ふたたび
内部アドレス信号Ａ1〜ＡlとＡ1’〜Ａl’が一致し、比
較回路８４の出力がＬレベルとなり、その信号変化を受
けてＬ５はＨパルス信号を発生する。

【０１２２】Ｌ５のＨパルス信号により信号Ｌ８９がＬ
レベルにリセットされ、アドレスを検知する回路５’は
初期状態に戻る。

【０１２３】以上のように、図１０（ａ）のアドレスを
検知する回路５’は、図６のアドレスを検知する回路５
と同様に、セットアップ信号９にＨパルス信号が入力さ
れてから、内部アドレスカウンタ１が一巡したことを検
知してＬ５にＨパルス信号を発生する。

【０１２４】図２に本発明の一実施例における別の形態
をあらわすブロック図を示す。

【０１２５】図２において１０はセットアップ信号９を
作成する電源電圧投入回路であり、それ以外の記号は図
１に等しい。

【０１２６】本構成によれば、セットアップ信号９は電
源投入直後に電源投入検知回路１０によって発生され
る。

【０１２７】したがって、電源投入直後、メモリセルに
データがない状態において本発明の各回路ブロックが動
作し、内部アドレスカウンタを用いたリフレッシュ期間
に生ずるセルプレート線ＣＰの電圧変動を抑えることが
できる。

【０１２８】図９はブロック図２における電源投入検知
回路１０について、本発明の一実施例を示す回路図であ
る。

【０１２９】図９において５１〜５５は直列接続された
インバータ、５６はインバータ５２の出力とインバータ
５５の出力を入力とし、セットアップ信号９を出力する
ＮＯＲゲート、５０，５７はキャパシタ、５８，５９は
高抵抗である。

【０１３０】インバータ５１の入力はキャパシタ５０を
介して電源電位に、また高抵抗５８を介して接地電位に
接続されている。インバータ５２の入力はキャパシタ５
７を介して接地電位に、また高抵抗５９を介して電源電
位に接続されている。

【０１３１】さて、ここで電源をオンすると、インバー
タ５１の入力とインバータ５２の入力は、それぞれ接続
されたキャパシタ５０，５７によりＨ，Ｌレベルとな
る。しかし高抵抗５８，５９により、その後緩やかに
Ｌ，Ｈレベルに反転する。

【０１３２】するとインバータ５２の出力Ｌ５２がＨか
らＬに反転する。この信号を、インバータ５３〜５５と
ＮＯＲゲート５６によりＨパルス信号に変換し、セット
アップ信号９として出力するようになっている。

【０１３３】以上により、セットアップ信号９は電源投
入直後にＨパルス信号を発生する。

【０１３４】図３に本発明の一実施例における別の形態
をあらわすブロック図を示す。

【０１３５】図３において１５は読み出し動作およびリ
フレッシュ動作の終了を検知する回路である。２０は読
み出し動作およびリフレッシュ動作の終了を検知する回
路１５の出力Ｌ６７を入力とし、セットアップ信号９を
作成するタイマーであり、それ以外の記号は図１に等し
い。

【０１３６】本構成によれば、読み出し動作およびリフ
レッシュ動作の終了後、タイマー２０にて設定された時
間が経過した後にセットアップ信号９が発生する。

【０１３７】したがって、長時間読み出し動作なし、あ
るいはリフレッシュ動作なしに放置され、メモリセルに
Ｈデータがない状態において、本発明の各回路ブロック
が動作し、内部アドレスカウンタを用いたリフレッシュ
期間に生ずるセルプレート線ＣＰの電圧変動を抑えるこ
とができる。

【０１３８】図１１はブロック図３における読み出し動
作およびリフレッシュ動作終了検知回路１５とタイマー
２０についての一実施例を示す回路図である。

【０１３９】図１１の読み出し動作およびリフレッシュ
動作終了検知回路１５において、６０〜６４はインバー
タ、６５はＮＯＲゲート、６６はＯＲゲート、６７はフ
リップフロップである。

【０１４０】直列接続されたインバータ６０，６１はセ
ンスアンプのオン信号ＳＡｏｎを入力とする遅延回路で
あり、インバータ６１の出力信号Ｌ６１はＮＯＲゲート
６５と、直列接続されたインバータ６２〜６４により構
成される遅延回路に接続されている。

【０１４１】また、ＮＯＲゲート６５は信号Ｌ６１と、
インバータ６４の出力とを入力とし、フリップフロップ
６７のセット信号Ｌ６５を発生させる。

【０１４２】一方、ＯＲゲート６６は、センスアンプの
オン信号ＳＡｏｎとセットアップ信号９とを入力とし、
フリップフロップ６７のリセット信号を発生させる。

【０１４３】フリップフロップ６７はＮＯＲゲート６５
のＨ出力をセットタイミング、ＯＲゲート６６のＨ出力
をリセットタイミングとするＨパルス信号Ｌ６７を作成
する。

【０１４４】Ｌ６７は読み出し動作およびリフレッシュ
動作終了検知回路１５の出力信号であり、タイマー２０
を制御する。

【０１４５】図１１のタイマー２０において、６８は信
号Ｌ６７がＨレベルの時オンする発振器、６９〜７１は
直列接続され、発振器６８の出力を入力とするカウンタ
回路であり、信号Ｌ６７がＬレベルの時すべての出力が
Ｌレベルにクリアされる。また、カウンタ回路７１の出
力がセットアップ信号９となっている。

【０１４６】タイマー２０は、その制御信号Ｌ６７がＨ
レベルになると動作して、一定時間後にセットアップ信
号９をＨレベルにし、信号Ｌ６７がＬレベルになると動
作を停止し、セットアップ信号９を含め、すべてのカウ
ンタ出力をＬレベルにクリアする。

【０１４７】図１１の回路の動作をその動作波形を示す
図１２を用いて説明する。図１２において、記号は図９
の信号線の波形を示す。

【０１４８】読み出し動作およびリフレッシュ動作時に
は必ずセンスアンプが動作するため、当該期間において
ＳＡｏｎ信号はＨレベルとなる。

【０１４９】ＳＡｏｎ信号を遅延させた信号Ｌ６１の立
ち下がりをとらえ、ＮＯＲゲート６５の出力Ｌ６５はＨ
パルス信号となる。したがって、タイマー２０の制御信
号Ｌ６７はセンスアンプ動作後にＬ６５に発生する前記
Ｈパルス信号によりＨレベルにセットされる。

【０１５０】一方、ＳＡｏｎがＨレベルとなるとＯＲゲ
ート６６の出力Ｌ６６がＨレベルとなるため、タイマー
２０の制御信号Ｌ６７はセンスアンプが動作するタイミ
ングでＬレベルにリセットされる。

【０１５１】さて、センスアンプが動作後、長時間セン
スアンプが動作しない場合を考える。

【０１５２】タイマー２０の制御信号Ｌ６７がＨレベル
となった後、長時間経過すると、セットアップ信号９が
Ｈレベルとなる。

【０１５３】セットアップ信号９がＨレベルとなると、
ＯＲゲート６６により、信号Ｌ６７がＬレベルにリセッ
トされ、タイマーは停止し、セットアップ信号９はふた
たびＬレベルとなる。

【０１５４】以上のように、読み出し動作およびリフレ
ッシュ動作が終了した後に、長時間読み出し動作および
リフレッシュ動作をしないでおくと、セットアップ信号
９にＨパルス信号が発生する。

【０１５５】したがって、それ以降に内部アドレスカウ
ンタを用いたリフレッシュ動作を行うと、その期間中は
セルプレート電位発生回路３のセルプレート電位の供給
能力が向上しているため、セルプレート線ＣＰに大きな
電圧変動が発生することがない。

【０１５６】以上、本実施例において、読み出し動作お
よびリフレッシュ動作の終了を検知するためにセンスア
ンプのオン信号を用いているが、これに限定するもので
はなく、例えばリフレッシュ動作の制御信号や読み出し
動作の制御信号、また書き込み動作の制御信号を用いて
も同様の効果を持つようにすることは容易である。

【０１５７】また、読み出し動作およびリフレッシュ動
作終了検知回路１５とタイマー２０の内部構成は、いか
なるものであっても同等の機能を有する回路であれば問
題はない。

【０１５８】さらに、タイマー２０にて設定する時間
を、メモリセル内のデータが読み出し困難な大きさまで
小さくなる時間に設定することにより、本実施例の効果
を得るが、それより短い時間に設定したとしても同様の
効果を得ることが出来る。

【０１５９】ところで、図５に示すように、本実施例に
て発生したセットアップ信号と先の実施例にて電源投入
後に発生するセットアップ信号との論理和をセットアッ
プ信号９として使用することにより、２つの実施例の両
方の効果を実現することも可能である。

【０１６０】

【発明の効果】以上のように本発明によれば、セットア
ップ信号を入力してから所定の回数のリフレッシュが行
われるまでの間、リフレッシュ期間中のセルプレート電
位の変動を抑えることができる。

【０１６１】さらに本発明によれば、電源投入後のリフ
レッシュ期間に発生するセルプレート電位の変動を抑え
ることができる。

【０１６２】さらに本発明によれば、リフレッシュしな
いまま放置されたダイナミックＲＡＭのリフレッシュ期
間に発生するセルプレート電位の変動を抑えることがで
きる。

【０１６３】さらに本発明によればセルプレート電位の
変動が大きくならない通常の読み出し，書き込み，リフ
レッシュ時にはセルプレート電位発生回路の電位発生能
力を下げることができる。したがって通常はセルプレー
ト電位発生回路に流れるピーク電流を小さくなり、それ
に起因する電源，接地配線のノイズによる回路誤動作を
防止することができる。またセルプレート電位の変動が
小さい通常動作時にセルプレート電位発生回路が過剰に
動作することがないため、セルプレート電位の振動を防
止することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】本発明の一実施例を示すブロック図である。

【図３】本発明の一実施例を示すブロック図である。

【図４】従来の半導体記憶装置を示すブロック回路図で
ある。

【図５】本発明の一実施例を示すブロック図である。

【図６】本発明の、内部アドレスを検知する回路の一実
施例を示す回路図である。

【図７】本発明のセルプレート電位発生回路の一実施例
を示す回路図である。

【図８】図１の回路の動作を示す波形図である。

【図９】本発明の電源投入検知回路の一実施例を示す回
路図である。

【図１０】本発明の、内部アドレスを検知する回路の一
実施例を示す回路図である。

【図１１】本発明の読み出し動作およびリフレッシュ動
作終了検知回路とタイマーの一実施例を示す回路図であ
る。

【図１２】図１１の回路の動作を示す波形図である。

【符号の説明】

１．．．．．．．．．．内部アドレスカウンタ ２．．．．．．．．．．行デコーダ ３．．．．．．．．．．セルプレート電位発生回路 ５，５’．．．．．．．内部アドレスを検知する回路 ７．．．．．．．．．．リフレッシュ制御回路 ８．．．．．．．．．．メモリセルアレイ部 ９．．．．．．．．．．セットアップ信号 １０．．．．．．．．．電源投入検知回路 １５．．．．．．．．．読み出し動作およびリフレッシ
ュ動作終了検知回路 ２０．．．．．．．．．タイマー Ａ1，・・・，Ａl ．．．．内部アドレス信号 ＷＬ1，・・・，ＷＬm ．．ワード線 ＢＬ1，・・・，ＢＬn ．．ビット線 11，12，21，22．．．．メモリセル Ｑ11，・・・，Ｑ21 ．．．トランスファゲート Ｃ11，・・・，Ｃ22 ．．．キャパシタ ＣＰ．．．．．．．．．セルプレート線 Ｃcp．．．．．．．．．セルプレート線の容量 ＳＡ1，・・・，ＳＡn ．．センスアンプ ６７，８０，８９．．．フリップフロップ ３１．．．．．．．．．ＡＮＤゲート ３２．．．．．．．．．ＮＡＮＤゲート ３３〜３５，４９，５１〜５５，６０〜６５，８５〜８
７．．．．．．インバータ ３６，５６，６６、８８．．．．．．ＮＯＲゲート ３７〜４２．．．．．．ＮチャネルＭＯＳトランジスタ ４３〜４８．．．．．．ＰチャネルＭＯＳトランジスタ Ｒ０，Ｒ１．．．．．．抵抗 ５７〜５９．．．．．．キャパシタ ＳＡｏｎ．．．．．．．センスアンプオン信号 ６６．．．．．．．．．ＯＲゲート ６８．．．．．．．．．発振器 ６９〜７１．．．．．．カウンタ ８１．．．．．．．．．ラッチ回路 ８４．．．．．．．．．比較回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】複数のワード線と複数のビット線の交差部
   に配置されたメモリセルがアレイ状に複数配置され、前
   記メモリセルは前記ワード線にゲート接続されたトラン
   スファゲートと、前記トランスファゲートに接続された
   情報記憶用のキャパシタからなり、前記メモリセルのト
   ランスファゲート側が前記ビット線に接続され、前記メ
   モリセルの反対側のセルプレート線がそれぞれ共通接続
   され、前記ビット線のデータを増幅する増幅手段と、リ
   フレッシュ制御回路と、前記リフレッシュ制御回路によ
   って制御される内部アドレスカウンタと、前記内部アド
   レスカウンタの値によって前記ワード線を選択する行デ
   コーダと、前記セルプレート線に電位を与えるセルプレ
   ート電位発生回路とを備えた半導体記憶装置において、
   セットアップ信号と、内部アドレスを検知する手段とを
   有し、前記セットアップ信号と、前記内部アドレスを検
   知する手段の出力と、前記リフレッシュ制御回路の出力
   とによって前記セルプレート電位発生回路の電位発生能
   力を制御することを特徴とする半導体記憶装置。
2. 【請求項２】請求項１記載の半導体記憶装置において、
   電源投入検知回路を具備し、前記電源投入検知回路の出
   力が前記セットアップ信号であることを特徴とする半導
   体記憶装置。
3. 【請求項３】請求項１記載の半導体記憶装置において、
   読み出し動作及びリフレッシュ動作終了検知回路と、前
   記読み出し動作及びリフレッシュ動作終了検知回路の出
   力を入力とするタイマーとを具備し、前記セットアップ
   信号が前記タイマーの出力であることを特徴とする半導
   体記憶装置。
4. 【請求項４】請求項１記載の半導体記憶装置において、
   電源投入検知回路と、読み出し動作及びリフレッシュ動
   作終了検知回路と、前記読み出し動作及びリフレッシュ
   動作終了検知回路の出力を入力とするタイマーとを具備
   し、前記セットアップ信号が前記電源投入検知回路の出
   力と前記タイマーの出力の論理和であることを特徴とす
   る半導体記憶装置。
5. 【請求項５】請求項３記載の半導体記憶装置において、
   前記増幅手段の動作の終了を検知する回路を具備し、前
   記増幅手段の動作の終了を検知する回路が前記読み出し
   動作及びリフレッシュ動作終了検知回路であることを特
   徴とする半導体記憶装置。
6. 【請求項６】請求項４記載の半導体記憶装置において、
   前記増幅手段の動作の終了を検知する回路を具備し、前
   記増幅手段の動作の終了を検知する回路が前記読み出し
   動作及びリフレッシュ動作終了検知回路であることを特
   徴とする半導体記憶装置。