JPH06187783A - 中間電位発生回路およびこれを用いた半導体記憶装置 - Google Patents
中間電位発生回路およびこれを用いた半導体記憶装置Info
- Publication number
- JPH06187783A JPH06187783A JP4337709A JP33770992A JPH06187783A JP H06187783 A JPH06187783 A JP H06187783A JP 4337709 A JP4337709 A JP 4337709A JP 33770992 A JP33770992 A JP 33770992A JP H06187783 A JPH06187783 A JP H06187783A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- transistor
- output node
- intermediate potential
- current path
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【構成】本発明の中間電位発生回路は、出力ノードを充
電する充電トランジスタＱ15と、出力ノードを放電する
放電トランジスタとＱ16と、トランジスタＱ15、Ｑ16の
制御ゲートを所定電位にバイアスする直流的な電流経路
を有するバイアス手段Ｑ12、Ｑ13と、断続的にアクティ
ブになる制御信号に応じこの制御信号がアクティブであ
る時にはバイアス手段の電流経路１０を遮断する電流経
路遮断手段Ｑ11、Ｑ14とを具備する。 【効果】本発明によると、平均的に低消費電力の中間電
位発生回路が得られる。
電する充電トランジスタＱ15と、出力ノードを放電する
放電トランジスタとＱ16と、トランジスタＱ15、Ｑ16の
制御ゲートを所定電位にバイアスする直流的な電流経路
を有するバイアス手段Ｑ12、Ｑ13と、断続的にアクティ
ブになる制御信号に応じこの制御信号がアクティブであ
る時にはバイアス手段の電流経路１０を遮断する電流経
路遮断手段Ｑ11、Ｑ14とを具備する。 【効果】本発明によると、平均的に低消費電力の中間電
位発生回路が得られる。
Description
【０００１】
【産業上の利用分野】本発明は中間電位発生回路に関す
る。特に、ＤＲＡＭや疑似ＳＲＡＭ等のビット線プリチ
ャージ回路に用いる中間電位発生回路に関する。
る。特に、ＤＲＡＭや疑似ＳＲＡＭ等のビット線プリチ
ャージ回路に用いる中間電位発生回路に関する。
【０００２】
【従来の技術】ＤＲＡＭのプレート電極（ＤＲＡＭセル
キャパシタの対向電極）の電位やビット線のプリチャー
ジ電位はＶcc／２に設定されている。このため、Ｖcc／
２の電位を発生させる中間電位発生回路が必要になる。
キャパシタの対向電極）の電位やビット線のプリチャー
ジ電位はＶcc／２に設定されている。このため、Ｖcc／
２の電位を発生させる中間電位発生回路が必要になる。
【０００３】従来の中間電位発生回路の一例を［図１
３］に示す。すなわち、ゲートが接地電位に接続され、
ソースが電源電位に接続されたＰチャネルトランジスタ
Ｑ1 と、トランジスタＱ1 のドレインにドレイン及びゲ
ートが接続されたＮチャネルトランジスタＱ2 と、トラ
ンジスタＱ2 のソースにソースが、ゲート及びドレイン
が共通接続されたＰチャネルトランジスタＱ3 と、トラ
ンジスタＱ3 のドレインにドレインが、ゲートが電源電
位に、ソースが接地電位に接続されたＮチャネルトラン
ジスタＱ4 と、ゲートがトランジスタＱ1 のドレイン
に、ドレインが電源電位に、ソースが出力ノードＮ2 に
接続されたＮチャネルトランジスタＱ5 と、ゲートがト
ランジスタＱ4 のドレインに、ドレインが接地電位に、
ソースが出力ノードＮ2 に接続されたＰチャネルトラン
ジスタＱ6 とからなる。
３］に示す。すなわち、ゲートが接地電位に接続され、
ソースが電源電位に接続されたＰチャネルトランジスタ
Ｑ1 と、トランジスタＱ1 のドレインにドレイン及びゲ
ートが接続されたＮチャネルトランジスタＱ2 と、トラ
ンジスタＱ2 のソースにソースが、ゲート及びドレイン
が共通接続されたＰチャネルトランジスタＱ3 と、トラ
ンジスタＱ3 のドレインにドレインが、ゲートが電源電
位に、ソースが接地電位に接続されたＮチャネルトラン
ジスタＱ4 と、ゲートがトランジスタＱ1 のドレイン
に、ドレインが電源電位に、ソースが出力ノードＮ2 に
接続されたＮチャネルトランジスタＱ5 と、ゲートがト
ランジスタＱ4 のドレインに、ドレインが接地電位に、
ソースが出力ノードＮ2 に接続されたＰチャネルトラン
ジスタＱ6 とからなる。
【０００４】続いて、この中間電位発生回路の動作を説
明する。トランジスタＱ1 、Ｑ2 、Ｑ3 、Ｑ4 からなる
ＭＯＳトランジスタ抵抗分圧により中間ノードＮ1 がＶ
cc／２に設定される。これに応じて、ノードＮ3 はトラ
ンジスタＱ2 のしきい値分だけ上昇した電位に、ノード
Ｎ4 はトランジスタＱ3 のしきい値分だけ下降した電位
になる。この結果、出力ノードＮ2 の電位がＶcc／２よ
り下降するとトランジスタＱ5 がオンし、出力ノードＮ
2 に電流が流入する。また、出力ノードＮ2 の電位がＶ
cc／２より上昇するとトランジスタＱ6 がオンし、出力
ノードＮ2 から電流が流出する。このように、トランジ
スタＱ5 は充電トランジスタとして、トランジスタＱ6
は放電トランジスタとして機能し、出力ノードは常にＶ
cc／２の中間電位に保持される。
明する。トランジスタＱ1 、Ｑ2 、Ｑ3 、Ｑ4 からなる
ＭＯＳトランジスタ抵抗分圧により中間ノードＮ1 がＶ
cc／２に設定される。これに応じて、ノードＮ3 はトラ
ンジスタＱ2 のしきい値分だけ上昇した電位に、ノード
Ｎ4 はトランジスタＱ3 のしきい値分だけ下降した電位
になる。この結果、出力ノードＮ2 の電位がＶcc／２よ
り下降するとトランジスタＱ5 がオンし、出力ノードＮ
2 に電流が流入する。また、出力ノードＮ2 の電位がＶ
cc／２より上昇するとトランジスタＱ6 がオンし、出力
ノードＮ2 から電流が流出する。このように、トランジ
スタＱ5 は充電トランジスタとして、トランジスタＱ6
は放電トランジスタとして機能し、出力ノードは常にＶ
cc／２の中間電位に保持される。
【０００５】この中間電位発生回路の消費電力を低減さ
せるために、トランジスタＱ5 及びＱ6 のゲート電圧を
制御している。すなわち、トランジスタＱ5 のしきい値
電圧をＶth（Ｑ5 ）、トランジスタＱ6 のしきい値電圧
の絶対値をＶth（Ｑ6 ）としたとき、ノードＮ3 の電位
Ｖ3 及びノードＮ4 の電位Ｖ4 を、 Ｖ3 ＜Ｖcc／２＋Ｖth（Ｑ5 ） Ｖ4 ＞Ｖcc／２−Ｖth（Ｑ6 ） に設定している。このため、トランジスタＱ5 及びＱ6
が同時にオンする事はなく、また、ノードＮ2 の電位が
Ｖcc／２付近にあるときはトランジスタＱ5 及びＱ6 は
常にオフである。従って、ノードＮ2 の電位がほとんど
変化しないとすれば、この中間電位発生回路においては
トランジスタＱ1 、Ｑ2 、Ｑ3 、Ｑ4 からなる直流的な
電流経路のみで電力が消費される。なお、ノードＮ3 及
びＮ4 を上述の電位に設定するためには、トランジスタ
Ｑ2 のしきい値電圧Ｖth（Ｑ2 ）及びトランジスタＱ4
のしきい値電圧の絶対値Ｖth（Ｑ3 ）を、 Ｖth（Ｑ2 ）＜Ｖth（Ｑ5 ） Ｖth（Ｑ3 ）＜Ｖth（Ｑ6 ） に設定し、ノードＮ1 をＶcc／２に設定すれば良い。
せるために、トランジスタＱ5 及びＱ6 のゲート電圧を
制御している。すなわち、トランジスタＱ5 のしきい値
電圧をＶth（Ｑ5 ）、トランジスタＱ6 のしきい値電圧
の絶対値をＶth（Ｑ6 ）としたとき、ノードＮ3 の電位
Ｖ3 及びノードＮ4 の電位Ｖ4 を、 Ｖ3 ＜Ｖcc／２＋Ｖth（Ｑ5 ） Ｖ4 ＞Ｖcc／２−Ｖth（Ｑ6 ） に設定している。このため、トランジスタＱ5 及びＱ6
が同時にオンする事はなく、また、ノードＮ2 の電位が
Ｖcc／２付近にあるときはトランジスタＱ5 及びＱ6 は
常にオフである。従って、ノードＮ2 の電位がほとんど
変化しないとすれば、この中間電位発生回路においては
トランジスタＱ1 、Ｑ2 、Ｑ3 、Ｑ4 からなる直流的な
電流経路のみで電力が消費される。なお、ノードＮ3 及
びＮ4 を上述の電位に設定するためには、トランジスタ
Ｑ2 のしきい値電圧Ｖth（Ｑ2 ）及びトランジスタＱ4
のしきい値電圧の絶対値Ｖth（Ｑ3 ）を、 Ｖth（Ｑ2 ）＜Ｖth（Ｑ5 ） Ｖth（Ｑ3 ）＜Ｖth（Ｑ6 ） に設定し、ノードＮ1 をＶcc／２に設定すれば良い。
【０００６】このように、［図１３］に示すような中間
電位発生回路は、トランジスタＱ1、Ｑ2 、Ｑ3 、Ｑ4
からなる直流的な電流経路が存在し、定常状態では電流
が流れ続けている。この回路によって消費される電力の
大部分はこのトランジスタＱ1 、Ｑ2 、Ｑ3 、Ｑ4 によ
って消費される。この電流はトランジスタＱ1 及びＱ4
の電流駆動能力を小さくすることによりいくらかは減ら
すことができるが、電源電圧の変動などに応じ、応答性
よく所望の電位を出力に供給するためには、電流を減ら
しすぎることはむずかしい。ＤＲＡＭの中間電位発生回
路では通常数μＡ〜数十μＡの定常電流が流れている。
電位発生回路は、トランジスタＱ1、Ｑ2 、Ｑ3 、Ｑ4
からなる直流的な電流経路が存在し、定常状態では電流
が流れ続けている。この回路によって消費される電力の
大部分はこのトランジスタＱ1 、Ｑ2 、Ｑ3 、Ｑ4 によ
って消費される。この電流はトランジスタＱ1 及びＱ4
の電流駆動能力を小さくすることによりいくらかは減ら
すことができるが、電源電圧の変動などに応じ、応答性
よく所望の電位を出力に供給するためには、電流を減ら
しすぎることはむずかしい。ＤＲＡＭの中間電位発生回
路では通常数μＡ〜数十μＡの定常電流が流れている。
【０００７】このような中間電位発生回路はデータ保持
時において、ＤＲＡＭやＰＳＲＡＭ等の全消費電力の２
５パーセントを占めることもあり、低消費電力であるこ
とが必要とされる用途において大きな問題となってい
た。
時において、ＤＲＡＭやＰＳＲＡＭ等の全消費電力の２
５パーセントを占めることもあり、低消費電力であるこ
とが必要とされる用途において大きな問題となってい
た。
【０００８】
【発明が解決しようとする課題】上記したように、従来
のＤＲＡＭには中間電位発生回路における消費電力が大
きいという問題があった。
のＤＲＡＭには中間電位発生回路における消費電力が大
きいという問題があった。
【０００９】本発明は上記欠点を除去し、低消費電力で
応答性の良い中間電位発生回路を提供することを目的と
する。また、この中間電位発生回路をＤＲＡＭに用いた
際の好適な例を提供することを目的とする。
応答性の良い中間電位発生回路を提供することを目的と
する。また、この中間電位発生回路をＤＲＡＭに用いた
際の好適な例を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、第１の電位と第２の電位との間の中間
電位を出力ノードに発生させる中間電位発生回路におい
て、前記出力ノードを充電する前記第１の電位と前記出
力ノードとの間に接続された第１のトランジスタと、前
記出力ノードを放電する前記第２の電位と前記出力ノー
ドとの間に接続された第２のトランジスタと、前記第１
のトランジスタの制御ゲート及び前記第２のトランジス
タの制御ゲートを所定電位にバイアスする直流的な電流
経路を有するバイアス手段と、制御信号に応じて前記バ
イアス手段の前記電流経路を遮断する電流経路遮断手段
とを具備する中間電位発生回路を提供する。
に、本発明では、第１の電位と第２の電位との間の中間
電位を出力ノードに発生させる中間電位発生回路におい
て、前記出力ノードを充電する前記第１の電位と前記出
力ノードとの間に接続された第１のトランジスタと、前
記出力ノードを放電する前記第２の電位と前記出力ノー
ドとの間に接続された第２のトランジスタと、前記第１
のトランジスタの制御ゲート及び前記第２のトランジス
タの制御ゲートを所定電位にバイアスする直流的な電流
経路を有するバイアス手段と、制御信号に応じて前記バ
イアス手段の前記電流経路を遮断する電流経路遮断手段
とを具備する中間電位発生回路を提供する。
【００１１】また、第１の電位と第２の電位との間の中
間電位を出力ノードに発生させる中間電位発生回路にお
いて、前記出力ノードを充電する前記第１の電位と前記
出力ノードとの間に接続された第１のＭＯＳトランジス
タと、前記出力ノードを放電する前記第２の電位と前記
出力ノードとの間に接続された第２のＭＯＳトランジス
タと、前記第１のＭＯＳトランジスタの制御ゲート及び
前記第２のＭＯＳトランジスタの制御ゲートを所定電位
にバイアスする直流的な電流経路を有するバイアス手段
と、制御信号に応じて前記バイアス手段の前記電流経路
を遮断する電流経路遮断手段と、前記制御信号に応じて
前記第１及び第２のＭＯＳトランジスタをカットオフさ
せるために各々のゲート・ソース間の電圧を下げるカッ
トオフ手段とを具備する中間電位発生回路を提供する。
間電位を出力ノードに発生させる中間電位発生回路にお
いて、前記出力ノードを充電する前記第１の電位と前記
出力ノードとの間に接続された第１のＭＯＳトランジス
タと、前記出力ノードを放電する前記第２の電位と前記
出力ノードとの間に接続された第２のＭＯＳトランジス
タと、前記第１のＭＯＳトランジスタの制御ゲート及び
前記第２のＭＯＳトランジスタの制御ゲートを所定電位
にバイアスする直流的な電流経路を有するバイアス手段
と、制御信号に応じて前記バイアス手段の前記電流経路
を遮断する電流経路遮断手段と、前記制御信号に応じて
前記第１及び第２のＭＯＳトランジスタをカットオフさ
せるために各々のゲート・ソース間の電圧を下げるカッ
トオフ手段とを具備する中間電位発生回路を提供する。
【００１２】また、前記カットオフ手段は、前記第１及
び第２のＭＯＳトランジスタの各々のゲートと前記制御
信号との容量結合を用いることを特徴とする中間電位発
生回路を提供する。
び第２のＭＯＳトランジスタの各々のゲートと前記制御
信号との容量結合を用いることを特徴とする中間電位発
生回路を提供する。
【００１３】また、ワード線により駆動されるメモリセ
ルがそれぞれ複数個接続された一対のビット線と、イコ
ライズ信号がアクティブである間に中間電位発生回路の
出力である中間電位をビット線に伝達するビット線プリ
チャージ手段とを具備する半導体記憶装置において、前
記中間電位発生回路は出力ノードを充電する前記第１の
電位と前記出力ノードとの間に接続された第１のトラン
ジスタと、前記出力ノードを放電する前記第２の電位と
前記出力ノードとの間に接続された第２のトランジスタ
と、前記第１のトランジスタの制御ゲート及び前記第２
のトランジスタの制御ゲートを所定電位にバイアスする
直流的な電流経路を有するバイアス手段と、制御信号が
非アクティブである間に前記バイアス手段の前記電流経
路を遮断しアクティブである間には前記電流経路を遮断
しない電流経路遮断手段とを具備すること特徴とする半
導体記憶装置を提供する。また、前記制御信号はリフレ
ッシュ信号に同期して断続的にアクティブになることを
特徴とする半導体記憶装置を提供する。
ルがそれぞれ複数個接続された一対のビット線と、イコ
ライズ信号がアクティブである間に中間電位発生回路の
出力である中間電位をビット線に伝達するビット線プリ
チャージ手段とを具備する半導体記憶装置において、前
記中間電位発生回路は出力ノードを充電する前記第１の
電位と前記出力ノードとの間に接続された第１のトラン
ジスタと、前記出力ノードを放電する前記第２の電位と
前記出力ノードとの間に接続された第２のトランジスタ
と、前記第１のトランジスタの制御ゲート及び前記第２
のトランジスタの制御ゲートを所定電位にバイアスする
直流的な電流経路を有するバイアス手段と、制御信号が
非アクティブである間に前記バイアス手段の前記電流経
路を遮断しアクティブである間には前記電流経路を遮断
しない電流経路遮断手段とを具備すること特徴とする半
導体記憶装置を提供する。また、前記制御信号はリフレ
ッシュ信号に同期して断続的にアクティブになることを
特徴とする半導体記憶装置を提供する。
【００１４】
【作用】本発明で提供する手段を用いると、バイアス手
段の直流的な電流経路を電流経路遮断手段が遮断するた
め、定常的な電流が流れなくなる。したがって、中間電
位が必要な時のみに制御信号をアクティブにすればよ
い。この結果、平均的な消費電力が小さくなる。特に、
電流経路遮断手段に制御信号端子と駆動トランジスタと
の容量結合を用いたときは応答性良く中間電位発生回路
を制御できる。
段の直流的な電流経路を電流経路遮断手段が遮断するた
め、定常的な電流が流れなくなる。したがって、中間電
位が必要な時のみに制御信号をアクティブにすればよ
い。この結果、平均的な消費電力が小さくなる。特に、
電流経路遮断手段に制御信号端子と駆動トランジスタと
の容量結合を用いたときは応答性良く中間電位発生回路
を制御できる。
【００１５】また、半導体記憶装置に用いたとき、制御
信号がアクティブになる時のみ中間電位発生回路が動作
する。このため、ビット線の充電の際など、中間電位が
必要なときにのみ中間電位発生回路が動作させることが
できる。この結果、平均的な消費電力が小さくなる。
信号がアクティブになる時のみ中間電位発生回路が動作
する。このため、ビット線の充電の際など、中間電位が
必要なときにのみ中間電位発生回路が動作させることが
できる。この結果、平均的な消費電力が小さくなる。
【００１６】
【実施例】本発明の第１の実施例を［図１］を参照して
説明する。すなわち、ゲートが制御入力端子Ｎ10に接続
され、ソースが電源電位に接続されたＰチャネルトラン
ジスタＱ11と、トランジスタＱ11のドレインにドレイン
及びゲートが接続されたＮチャネルトランジスタＱ
12と、トランジスタＱ12のソースにソースが、ゲート及
びドレインが共通接続されたＰチャネルトランジスタＱ
13と、トランジスタＱ13のドレインにドレインが、ゲー
トが制御信号の反転出力に、ソースが接地電位に接続さ
れたＮチャネルトランジスタＱ14と、ゲートがトランジ
スタＱ11のドレインに、ドレインが電源電位に、ソース
が出力ノードＮ12に接続されたＮチャネルトランジスタ
Ｑ15と、ゲートがトランジスタＱ14のドレインに、ドレ
インが接地電位に、ソースが出力ノードＮ12に接続され
たＰチャネルトランジスタＱ16とからなる。１１はイン
バータである。
説明する。すなわち、ゲートが制御入力端子Ｎ10に接続
され、ソースが電源電位に接続されたＰチャネルトラン
ジスタＱ11と、トランジスタＱ11のドレインにドレイン
及びゲートが接続されたＮチャネルトランジスタＱ
12と、トランジスタＱ12のソースにソースが、ゲート及
びドレインが共通接続されたＰチャネルトランジスタＱ
13と、トランジスタＱ13のドレインにドレインが、ゲー
トが制御信号の反転出力に、ソースが接地電位に接続さ
れたＮチャネルトランジスタＱ14と、ゲートがトランジ
スタＱ11のドレインに、ドレインが電源電位に、ソース
が出力ノードＮ12に接続されたＮチャネルトランジスタ
Ｑ15と、ゲートがトランジスタＱ14のドレインに、ドレ
インが接地電位に、ソースが出力ノードＮ12に接続され
たＰチャネルトランジスタＱ16とからなる。１１はイン
バータである。
【００１７】続いて、この中間電位発生回路の動作を説
明する。制御信号がアクティブである間はノードＮ10は
接地電位（“Ｌ”レベル）に保たれる。このとき、トラ
ンジスタＱ11乃至トランジスタＱ14からなるＭＯＳトラ
ンジスタ抵抗分圧により中間ノードＮ11がＶcc／２に設
定される。トランジスタＱ11、Ｑ12、Ｑ13、Ｑ14は電源
電位から接地電位に至る直流的な電流経路１０を形成し
ている。この電流経路が存在する限り中間ノードＮ11は
Ｖcc／２に保たれる。これに応じて、ノードＮ13はトラ
ンジスタＱ12のしきい値分だけ上昇した電位に、ノード
Ｎ4 はトランジスタＱ13のしきい値分だけ下降した電位
になる。この結果、出力ノードＮ12の電位がＶcc／２よ
り下降するとトランジスタＱ15がオンし、出力ノードＮ
12に電流が流入する。また、出力ノードＮ12の電位がＶ
cc／２より上昇するとトランジスタＱ16がオンし、出力
ノードＮ12から電流が流出する。このように、トランジ
スタＱ15は充電トランジスタとして、トランジスタＱ16
は放電トランジスタとして機能し、出力ノードは常にお
よそＶcc／２の中間電位に保持される。
明する。制御信号がアクティブである間はノードＮ10は
接地電位（“Ｌ”レベル）に保たれる。このとき、トラ
ンジスタＱ11乃至トランジスタＱ14からなるＭＯＳトラ
ンジスタ抵抗分圧により中間ノードＮ11がＶcc／２に設
定される。トランジスタＱ11、Ｑ12、Ｑ13、Ｑ14は電源
電位から接地電位に至る直流的な電流経路１０を形成し
ている。この電流経路が存在する限り中間ノードＮ11は
Ｖcc／２に保たれる。これに応じて、ノードＮ13はトラ
ンジスタＱ12のしきい値分だけ上昇した電位に、ノード
Ｎ4 はトランジスタＱ13のしきい値分だけ下降した電位
になる。この結果、出力ノードＮ12の電位がＶcc／２よ
り下降するとトランジスタＱ15がオンし、出力ノードＮ
12に電流が流入する。また、出力ノードＮ12の電位がＶ
cc／２より上昇するとトランジスタＱ16がオンし、出力
ノードＮ12から電流が流出する。このように、トランジ
スタＱ15は充電トランジスタとして、トランジスタＱ16
は放電トランジスタとして機能し、出力ノードは常にお
よそＶcc／２の中間電位に保持される。
【００１８】ここで、制御信号が非アクティブになる
と、ノードＮ10は電源電位（“Ｈ”レベル）になる。ト
ランジスタＱ11及びＱ14はカットオフし、直流的な電流
経路１０は遮断される。
と、ノードＮ10は電源電位（“Ｈ”レベル）になる。ト
ランジスタＱ11及びＱ14はカットオフし、直流的な電流
経路１０は遮断される。
【００１９】ここで、注意すべきことは、ノードＮ13お
よびノードＮ14がフローティング状態になることであ
る。これらのノードの電位は制御信号がアクティブから
非アクティブに移る際の遷移時に決定される。仮にオフ
するトランジスタがＱ11のみであると仮定すると、Ｑ14
はオンのままであり、ノードＮ13及びノードＮ14は
“Ｌ”レベルに引っ張られてしまい、中間電位のＶcc／
２から離れてしまう。逆にトランジスタＱ14のみがオフ
してもノードＮ13及びノードＮ14は同様に中間電位から
離れてしまう。また、オフするトランジスタがＱ11、Ｑ
14の順であったとすると、フローティング状態のノード
Ｎ13及びノードＮ14は中間電位より低レベルになって静
止する。逆に、オフするトランジスタがＱ14、Ｑ11の順
であったとすると、フローティング状態のノードＮ13及
びノードＮ14は中間電位より高レベルになって静止す
る。第１の実施例の特徴は、電源側と接地側の両トラン
ジスタＱ11およびＱ14を同時にオフさせているところに
ある。
よびノードＮ14がフローティング状態になることであ
る。これらのノードの電位は制御信号がアクティブから
非アクティブに移る際の遷移時に決定される。仮にオフ
するトランジスタがＱ11のみであると仮定すると、Ｑ14
はオンのままであり、ノードＮ13及びノードＮ14は
“Ｌ”レベルに引っ張られてしまい、中間電位のＶcc／
２から離れてしまう。逆にトランジスタＱ14のみがオフ
してもノードＮ13及びノードＮ14は同様に中間電位から
離れてしまう。また、オフするトランジスタがＱ11、Ｑ
14の順であったとすると、フローティング状態のノード
Ｎ13及びノードＮ14は中間電位より低レベルになって静
止する。逆に、オフするトランジスタがＱ14、Ｑ11の順
であったとすると、フローティング状態のノードＮ13及
びノードＮ14は中間電位より高レベルになって静止す
る。第１の実施例の特徴は、電源側と接地側の両トラン
ジスタＱ11およびＱ14を同時にオフさせているところに
ある。
【００２０】しかし、中間電位発生回路に接続される負
荷は、後述するようにＤＲＡＭにおいてはプリチャージ
時のビット線やメモリセルキャパシタの対向電極（プレ
ート電極）等である。いずれも、負荷容量は大であるが
電位の変動はそれほど大きくはない。ビット線において
は、プリチャージ前のビット線対は一方が“Ｈ”、他方
が“Ｌ”になっており、両者を短絡させるだけでＶcc／
２の中間電位になるためである。このときの中間電位発
生回路の役割は、ビット線から基板などへのリーク電流
によるビット線の電位の低下を補償ことにある。また、
プレート電極においては、プレート電極自身の容量が大
きいため、メモリセルによる容量結合によるプレート電
極の電圧変動はごくわずかである。以上の事実から、中
間電位Ｖcc／２は常に発生させている必要はなく、負荷
容量が大であり電位変動の要因が少なければ中間電位発
生回路を断続的に動作させても良いことを発明者らは見
いだした。中間電位発生回路が非アクティブである時に
電流経路を遮断すると、低消費電力化が計れる。
荷は、後述するようにＤＲＡＭにおいてはプリチャージ
時のビット線やメモリセルキャパシタの対向電極（プレ
ート電極）等である。いずれも、負荷容量は大であるが
電位の変動はそれほど大きくはない。ビット線において
は、プリチャージ前のビット線対は一方が“Ｈ”、他方
が“Ｌ”になっており、両者を短絡させるだけでＶcc／
２の中間電位になるためである。このときの中間電位発
生回路の役割は、ビット線から基板などへのリーク電流
によるビット線の電位の低下を補償ことにある。また、
プレート電極においては、プレート電極自身の容量が大
きいため、メモリセルによる容量結合によるプレート電
極の電圧変動はごくわずかである。以上の事実から、中
間電位Ｖcc／２は常に発生させている必要はなく、負荷
容量が大であり電位変動の要因が少なければ中間電位発
生回路を断続的に動作させても良いことを発明者らは見
いだした。中間電位発生回路が非アクティブである時に
電流経路を遮断すると、低消費電力化が計れる。
【００２１】第１の実施例の中間電位発生回路は制御信
号が非アクティブの時に直流的な電流経路を遮断し、か
つＰチャネルトランジスタＱ11およびＮチャネルトラン
ジスタＱ14を同時にオフすることにより、ノードＮ13お
よびノードＮ14が自然に中間電位に変化することにより
アクティブから非アクティブへの遷移時における誤動作
（すなわちトランジスタＱ15またはトランジスタＱ16の
いずれかがオン状態のままになること）が防止できる。
このように、誤動作が少なく、平均的に低消費電力の中
間電位発生回路が得られる。以上、中間電位がＶcc／２
である場合を説明したが，本発明はこれにかぎられるも
のではなく、中間電位は接地電位と電源電位の間の電位
であればよい。
号が非アクティブの時に直流的な電流経路を遮断し、か
つＰチャネルトランジスタＱ11およびＮチャネルトラン
ジスタＱ14を同時にオフすることにより、ノードＮ13お
よびノードＮ14が自然に中間電位に変化することにより
アクティブから非アクティブへの遷移時における誤動作
（すなわちトランジスタＱ15またはトランジスタＱ16の
いずれかがオン状態のままになること）が防止できる。
このように、誤動作が少なく、平均的に低消費電力の中
間電位発生回路が得られる。以上、中間電位がＶcc／２
である場合を説明したが，本発明はこれにかぎられるも
のではなく、中間電位は接地電位と電源電位の間の電位
であればよい。
【００２２】［図１］の回路では、トランジスタＱ11及
びトランジスタＱ14は直流的な電流経路１０を流れる電
流を絞るために電流駆動能力を小さくする。設計上は、
トランジスタのゲート幅を短く、ゲート長を長くとる必
要がある。このため、トランジスタのゲート容量が増加
してしまい、制御信号入力に対する高速なスイッチング
には不向きである。第２の実施例では、この問題を解決
している。
びトランジスタＱ14は直流的な電流経路１０を流れる電
流を絞るために電流駆動能力を小さくする。設計上は、
トランジスタのゲート幅を短く、ゲート長を長くとる必
要がある。このため、トランジスタのゲート容量が増加
してしまい、制御信号入力に対する高速なスイッチング
には不向きである。第２の実施例では、この問題を解決
している。
【００２３】［図２］は本発明の第２の実施例の回路構
成を示している。［図１］の回路構成において、トラン
ジスタＱ11とトランジスタＱ12との間にゲートが接地レ
ベルに接続されたＰチャネルトランジスタＱ21からなる
ＭＯＳトランジスタ抵抗と、トランジスタＱ13とトラン
ジスタＱ14との間にＮチャネルトランジスタＱ22からな
るＭＯＳトランジスタ抵抗とを挿入したものである。
［図１］に対応する回路素子については同一の図番を付
してある。
成を示している。［図１］の回路構成において、トラン
ジスタＱ11とトランジスタＱ12との間にゲートが接地レ
ベルに接続されたＰチャネルトランジスタＱ21からなる
ＭＯＳトランジスタ抵抗と、トランジスタＱ13とトラン
ジスタＱ14との間にＮチャネルトランジスタＱ22からな
るＭＯＳトランジスタ抵抗とを挿入したものである。
［図１］に対応する回路素子については同一の図番を付
してある。
【００２４】第２の実施例の動作も第１の実施例とほぼ
同様である。通常、Ｖcc／２の設定に必要な直流的な電
流経路に流れる電流を絞るために、トランジスタＱ21及
びＱ22の抵抗値を大きくしてある。第２の実施例ではト
ランジスタＱ21及びＱ22で十分抵抗分割が可能であるた
め、電流経路遮断手段として用いるトランジスタＱ11及
びトランジスタＱ14のゲート長はそれほど大きくする必
要はない。従って、制御信号からみた入力容量は非常に
小さくなり、この結果としてスイッチング速度が非常に
速くなる。続いて、スイッチングの応答速度を高速化
し、さらにトランジスタＱ15及びＱ16のカットオフを行
う第３の実施例を説明する。
同様である。通常、Ｖcc／２の設定に必要な直流的な電
流経路に流れる電流を絞るために、トランジスタＱ21及
びＱ22の抵抗値を大きくしてある。第２の実施例ではト
ランジスタＱ21及びＱ22で十分抵抗分割が可能であるた
め、電流経路遮断手段として用いるトランジスタＱ11及
びトランジスタＱ14のゲート長はそれほど大きくする必
要はない。従って、制御信号からみた入力容量は非常に
小さくなり、この結果としてスイッチング速度が非常に
速くなる。続いて、スイッチングの応答速度を高速化
し、さらにトランジスタＱ15及びＱ16のカットオフを行
う第３の実施例を説明する。
【００２５】［図３］は本発明の第３の実施例の回路構
成を示している。［図１］の回路構成において、インバ
ータ１１の出力とトランジスタＱ15のゲートとを、ま
た、ノードＮ11とトランジスタＱ16のゲートとをそれぞ
れキャパシタＣ11及びキャパシタＣ12で容量結合してい
る。［図１］の回路素子に対応する部位には同様の図番
を付してある。
成を示している。［図１］の回路構成において、インバ
ータ１１の出力とトランジスタＱ15のゲートとを、ま
た、ノードＮ11とトランジスタＱ16のゲートとをそれぞ
れキャパシタＣ11及びキャパシタＣ12で容量結合してい
る。［図１］の回路素子に対応する部位には同様の図番
を付してある。
【００２６】続いて、第３の実施例の動作を説明する。
定常時は第１の実施例と同様である。すなわち、制御信
号がアクティブである間はノードＮ10は接地電位
（“Ｌ”レベル）に保たれる。このとき、トランジスタ
Ｑ11及びトランジスタＱ14からなるＭＯＳトランジスタ
抵抗分圧により中間ノードＮ11がＶcc／２に設定され
る。トランジスタＱ11、Ｑ12、Ｑ13、Ｑ14は電源電位か
ら接地電位に至る直流的な電流経路１０を形成してい
る。この電流経路が存在する限り中間ノードＮ11はＶcc
／２に保たれる。これに応じて、ノードＮ13はトランジ
スタＱ12のしきい値分だけ上昇した電位に、ノードＮ4
はトランジスタＱ13のしきい値分だけ下降した電位にな
る。この結果、出力ノードＮ12の電位がＶcc／２より下
降するとトランジスタＱ15がオンし、出力ノードＮ12に
電流が流入する。また、出力ノードＮ12の電位がＶcc／
２より上昇するとトランジスタＱ16がオンし、出力ノー
ドＮ12から電流が流出する。このように、トランジスタ
Ｑ15は充電トランジスタとして、トランジスタＱ16は放
電トランジスタとして機能し、出力ノードは常にＶcc／
２の中間電位に保持される。
定常時は第１の実施例と同様である。すなわち、制御信
号がアクティブである間はノードＮ10は接地電位
（“Ｌ”レベル）に保たれる。このとき、トランジスタ
Ｑ11及びトランジスタＱ14からなるＭＯＳトランジスタ
抵抗分圧により中間ノードＮ11がＶcc／２に設定され
る。トランジスタＱ11、Ｑ12、Ｑ13、Ｑ14は電源電位か
ら接地電位に至る直流的な電流経路１０を形成してい
る。この電流経路が存在する限り中間ノードＮ11はＶcc
／２に保たれる。これに応じて、ノードＮ13はトランジ
スタＱ12のしきい値分だけ上昇した電位に、ノードＮ4
はトランジスタＱ13のしきい値分だけ下降した電位にな
る。この結果、出力ノードＮ12の電位がＶcc／２より下
降するとトランジスタＱ15がオンし、出力ノードＮ12に
電流が流入する。また、出力ノードＮ12の電位がＶcc／
２より上昇するとトランジスタＱ16がオンし、出力ノー
ドＮ12から電流が流出する。このように、トランジスタ
Ｑ15は充電トランジスタとして、トランジスタＱ16は放
電トランジスタとして機能し、出力ノードは常にＶcc／
２の中間電位に保持される。
【００２７】ここで、制御信号が非アクティブになる
と、ノードＮ10は電源電位（“Ｈ”レベル）になる。す
ると、ノードＮ13、すなわちトランジスタＱ16のゲート
電圧は、キャパシタＣ12の容量結合により高電位側に持
ち上げられ、ノードＮ14、すなわちトランジスタＱ15の
ゲート電圧は、キャパシタＣ11の容量結合により低電位
側に引き下げられる。この時点でトランジスタＱ15及び
Ｑ16はカットオフする。これと同時かもしくはこれに引
き続いて、トランジスタＱ11及びＱ14はカットオフし、
直流的な電流経路１０は遮断され、ノードＮ13及びノー
ドＮ14は電気的にフローティング状態となる。この結
果、ノードＮ13及びノードＮ14は容量結合により変化し
た電位が保持される。ノードＮ13及びノードＮ14の浮遊
容量とキャパシタＣ11及びＣ12との容量比を適当に選択
すると、ノードＮ13は電位が下降し、ノードＮ14は電位
が上昇するので、トランジスタＱ15及びＱ16のソース・
ゲート間の電位差は減少しカットオフする。
と、ノードＮ10は電源電位（“Ｈ”レベル）になる。す
ると、ノードＮ13、すなわちトランジスタＱ16のゲート
電圧は、キャパシタＣ12の容量結合により高電位側に持
ち上げられ、ノードＮ14、すなわちトランジスタＱ15の
ゲート電圧は、キャパシタＣ11の容量結合により低電位
側に引き下げられる。この時点でトランジスタＱ15及び
Ｑ16はカットオフする。これと同時かもしくはこれに引
き続いて、トランジスタＱ11及びＱ14はカットオフし、
直流的な電流経路１０は遮断され、ノードＮ13及びノー
ドＮ14は電気的にフローティング状態となる。この結
果、ノードＮ13及びノードＮ14は容量結合により変化し
た電位が保持される。ノードＮ13及びノードＮ14の浮遊
容量とキャパシタＣ11及びＣ12との容量比を適当に選択
すると、ノードＮ13は電位が下降し、ノードＮ14は電位
が上昇するので、トランジスタＱ15及びＱ16のソース・
ゲート間の電位差は減少しカットオフする。
【００２８】このように、キャパシタＣ11及びＣ12は高
速に制御信号の変化をトランジスタＱ15及びＱ16に伝達
するため、高速なスイッチング応答性が期待できる。ま
た、ノードＮ13及びノードＮ14のフローティング状態に
なる際の初期電圧値を与えるため、トランジスタＱ15及
びＱ16のカットオフが確実に行える。これにより、中間
電位の出力を充放電せずに中間電位発生回路の出力動作
を停止し、かつ中間電位発生回路に流れる電流を遮断で
きる。
速に制御信号の変化をトランジスタＱ15及びＱ16に伝達
するため、高速なスイッチング応答性が期待できる。ま
た、ノードＮ13及びノードＮ14のフローティング状態に
なる際の初期電圧値を与えるため、トランジスタＱ15及
びＱ16のカットオフが確実に行える。これにより、中間
電位の出力を充放電せずに中間電位発生回路の出力動作
を停止し、かつ中間電位発生回路に流れる電流を遮断で
きる。
【００２９】続いて、第４の実施例を［図４］に示す。
これは、第２の実施例と第３の実施例を組み合わせたも
のである。［図２］及び［図３］に対応する回路素子に
関しては同様の図番を付してある。動作も同様であるた
め、省略する。
これは、第２の実施例と第３の実施例を組み合わせたも
のである。［図２］及び［図３］に対応する回路素子に
関しては同様の図番を付してある。動作も同様であるた
め、省略する。
【００３０】以上、［図１］〜［図４］を用いて、制御
信号によるスイッチングが可能な中間電位発生回路を説
明してきた。しかし、これらはみな制御信号が非アクテ
ィブ状態（“Ｈ”）の時に、浮遊ノード（ノードＮ13、
ノードＮ14）を有する。このような浮遊ノードは基板電
位の変動や他の配線等から影響を受けないとも限らな
い。この問題を解決したのが第５の実施例である。
信号によるスイッチングが可能な中間電位発生回路を説
明してきた。しかし、これらはみな制御信号が非アクテ
ィブ状態（“Ｈ”）の時に、浮遊ノード（ノードＮ13、
ノードＮ14）を有する。このような浮遊ノードは基板電
位の変動や他の配線等から影響を受けないとも限らな
い。この問題を解決したのが第５の実施例である。
【００３１】第５の実施例を［図５］に示す。これは、
トランジスタ［図１］の回路構成に加えて、ノードＮ13
とノードＮ12の間にトランジスタＱ31を、ノードＮ14と
ノードＮ12の間にトランジスタＱ32を接続したものであ
る。これらのトランジスタＱ31及びＱ32のゲートには制
御信号が入力される。［図１］に対応する回路素子に関
しては同様の図番を付してある。
トランジスタ［図１］の回路構成に加えて、ノードＮ13
とノードＮ12の間にトランジスタＱ31を、ノードＮ14と
ノードＮ12の間にトランジスタＱ32を接続したものであ
る。これらのトランジスタＱ31及びＱ32のゲートには制
御信号が入力される。［図１］に対応する回路素子に関
しては同様の図番を付してある。
【００３２】つづいて、第５の実施例の動作を説明す
る。制御信号がアクティブであるときは第１の実施例と
同様である。すなわち、制御信号がアクティブである間
はノードＮ10は接地電位（“Ｌ”レベル）に保たれる。
従って、トランジスタＱ31及びＱ32はオフである。中間
ノードはＮ11はトランジスタＱ11及びトランジスタＱ14
からなるＭＯＳトランジスタ抵抗分圧によりＶcc／２に
設定される。トランジスタＱ11、Ｑ12、Ｑ13、Ｑ14は電
源電位から接地電位に至る直流的な電流経路１０を形成
している。この電流経路が存在する限り中間ノードＮ11
はＶcc／２に保たれる。これに応じて、ノードＮ13はト
ランジスタＱ12のしきい値分だけ上昇した電位に、ノー
ドＮ4 はトランジスタＱ13のしきい値分だけ下降した電
位になる。この結果、出力ノードＮ12の電位がＶcc／２
より下降するとトランジスタＱ15がオンし、出力ノード
Ｎ12に電流が流入する。また、出力ノードＮ12の電位が
Ｖcc／２より上昇するとトランジスタＱ16がオンし、出
力ノードＮ12から電流が流出する。このように、トラン
ジスタＱ15は充電トランジスタとして、トランジスタＱ
16は放電トランジスタとして機能し、出力ノードは常に
Ｖcc／２の中間電位に保持される。
る。制御信号がアクティブであるときは第１の実施例と
同様である。すなわち、制御信号がアクティブである間
はノードＮ10は接地電位（“Ｌ”レベル）に保たれる。
従って、トランジスタＱ31及びＱ32はオフである。中間
ノードはＮ11はトランジスタＱ11及びトランジスタＱ14
からなるＭＯＳトランジスタ抵抗分圧によりＶcc／２に
設定される。トランジスタＱ11、Ｑ12、Ｑ13、Ｑ14は電
源電位から接地電位に至る直流的な電流経路１０を形成
している。この電流経路が存在する限り中間ノードＮ11
はＶcc／２に保たれる。これに応じて、ノードＮ13はト
ランジスタＱ12のしきい値分だけ上昇した電位に、ノー
ドＮ4 はトランジスタＱ13のしきい値分だけ下降した電
位になる。この結果、出力ノードＮ12の電位がＶcc／２
より下降するとトランジスタＱ15がオンし、出力ノード
Ｎ12に電流が流入する。また、出力ノードＮ12の電位が
Ｖcc／２より上昇するとトランジスタＱ16がオンし、出
力ノードＮ12から電流が流出する。このように、トラン
ジスタＱ15は充電トランジスタとして、トランジスタＱ
16は放電トランジスタとして機能し、出力ノードは常に
Ｖcc／２の中間電位に保持される。
【００３３】ここで、制御信号が非アクティブになる
と、ノードＮ10は電源電位（“Ｈ”レベル）になる。す
ると、トランジスタＱ31及びＱ32がオンし、ノードＮ12
とノードＮ13及びノードＮ14が接続される。この時点で
トランジスタＱ15及びＱ16はカットオフする。これと同
時かもしくはこれに前後して、トランジスタＱ11及びＱ
14はカットオフし、直流的な電流経路１０は遮断され
る。
と、ノードＮ10は電源電位（“Ｈ”レベル）になる。す
ると、トランジスタＱ31及びＱ32がオンし、ノードＮ12
とノードＮ13及びノードＮ14が接続される。この時点で
トランジスタＱ15及びＱ16はカットオフする。これと同
時かもしくはこれに前後して、トランジスタＱ11及びＱ
14はカットオフし、直流的な電流経路１０は遮断され
る。
【００３４】このように、第５の実施例では、制御信号
が非アクティブの状態でも、出力ノードに対して駆動ト
ランジスタのゲートが浮遊電位とならず、この結果、基
板電位の変動など雑音に強い回路構成となっている。
が非アクティブの状態でも、出力ノードに対して駆動ト
ランジスタのゲートが浮遊電位とならず、この結果、基
板電位の変動など雑音に強い回路構成となっている。
【００３５】［図６］に第６の実施例を示す。これは、
第５の実施例と第２の実施例を組み合わせたものであ
る。それぞれに対応する回路素子には［図２］及び［図
５］と同様の図番を付し、説明を省略する。また、動作
説明も同様であるため説明を省略する。
第５の実施例と第２の実施例を組み合わせたものであ
る。それぞれに対応する回路素子には［図２］及び［図
５］と同様の図番を付し、説明を省略する。また、動作
説明も同様であるため説明を省略する。
【００３６】［図７］、［図８］に、第７及び第８の実
施例を示す。第７の実施例は第３及び第５の実施例を組
み合わせたもの、第８の実施例はさらに第２の実施例を
組み合わせたものである。それぞれに対応する回路素子
には［図３］、［図５］、［図２］と同様の図番を付
し、説明を省略する。この回路構成では、高速にスイッ
チング可能で、なおかつ確実に出力トランジスタをカッ
トオフでき、雑音に強い中間電位発生回路になってい
る。また、第８の実施例ではさらに、低消費電力にな
る。続いて、上述したような中間電位発生回路を用いた
ＤＲＡＭの例を第９の実施例として示す。
施例を示す。第７の実施例は第３及び第５の実施例を組
み合わせたもの、第８の実施例はさらに第２の実施例を
組み合わせたものである。それぞれに対応する回路素子
には［図３］、［図５］、［図２］と同様の図番を付
し、説明を省略する。この回路構成では、高速にスイッ
チング可能で、なおかつ確実に出力トランジスタをカッ
トオフでき、雑音に強い中間電位発生回路になってい
る。また、第８の実施例ではさらに、低消費電力にな
る。続いて、上述したような中間電位発生回路を用いた
ＤＲＡＭの例を第９の実施例として示す。
【００３７】［図９］（ａ）に第９の実施例の回路構成
の一例を示す。すなわち、一対のビット線ＢＬ及び／Ｂ
Ｌと、これに直行する複数のワード線ＷＬ1 、ＷＬ
2 と、それぞれのワード線に接続されたトランジスタと
キャパシタとからなるメモリセルＭ1 及びＭ2 と、一対
のビット線に接続され、フリップフロップ回路からなる
センスアンプ１６と、一対のデータ線ＩＯ及びＩＯＢ
と、データ線とビット線を接続するトランジスタＱ45及
びＱ46とからなるカラムゲートと、制御信号ＧＥがアク
ティブの間のみ中間電位を発生させる中間電位発生回路
１５と、ビット線対間に設けられ、イコライズ信号ＥＱ
により駆動されるトランジスタＱ41と、イコライズ信号
により駆動され、ビット線ＢＬＢと中間電位発生回路１
５の出力であるＶＢＬとを接続するトランジスタＱ
42と、同じくイコライズ信号ＥＱにより駆動され、ビッ
ト線ＢＬとＶＢＬとを接続するトランジスタＱ43とから
なる。中間電位発生回路１５は［図１］から［図８］に
示した回路構成のうち何れも用いることが可能である。
の一例を示す。すなわち、一対のビット線ＢＬ及び／Ｂ
Ｌと、これに直行する複数のワード線ＷＬ1 、ＷＬ
2 と、それぞれのワード線に接続されたトランジスタと
キャパシタとからなるメモリセルＭ1 及びＭ2 と、一対
のビット線に接続され、フリップフロップ回路からなる
センスアンプ１６と、一対のデータ線ＩＯ及びＩＯＢ
と、データ線とビット線を接続するトランジスタＱ45及
びＱ46とからなるカラムゲートと、制御信号ＧＥがアク
ティブの間のみ中間電位を発生させる中間電位発生回路
１５と、ビット線対間に設けられ、イコライズ信号ＥＱ
により駆動されるトランジスタＱ41と、イコライズ信号
により駆動され、ビット線ＢＬＢと中間電位発生回路１
５の出力であるＶＢＬとを接続するトランジスタＱ
42と、同じくイコライズ信号ＥＱにより駆動され、ビッ
ト線ＢＬとＶＢＬとを接続するトランジスタＱ43とから
なる。中間電位発生回路１５は［図１］から［図８］に
示した回路構成のうち何れも用いることが可能である。
【００３８】［図９］（ｂ）にＧＥ及びＥＱの信号発生
回路を示す。また、（ｃ）に読出動作時のタイミングチ
ャートを示す。すなわち、／ＲＡＳが立ち上がるとＤＲ
ＡＭの内部状態がプリチャージになる。この／ＲＡＳに
対する所定の遅延の後、イコライズ信号ＥＱが立ち上が
り、ビット線ＢＬ、ＢＬＢのイコライズが行われる。続
いて、／ＲＡＳが立ち下がるとＤＲＡＭの内部状態がア
クティブになる。これと同時に、制御信号ＧＥがアクテ
ィブ（“Ｌ”）になり、中間電位発生回路１５が動作を
開始する。続いて、／ＲＡＳに対する所定の遅延の後、
イコライズ信号ＥＱが立ち下がり、ビット線ＢＬ、ＢＬ
Ｂのイコライズが終了する。また、これと同時に制御信
号ＧＥが非アクティブ（“Ｈ”）になる。続いて、ワー
ド線ＷＬ1 、ＷＬ2 等に所定電位に駆動され、センスア
ンプ１６とメモリセルＭ1 、Ｍ2等によって、ビット線
ＢＬ、ＢＬＢにデータが出力される。以上の読出動作に
おいて、中間電位発生回路１５が動作しているのは／Ｒ
ＡＳが立ち下がってからビット線のイコライズが終了す
るまでのごくわずかである。この間にビット線のリーク
等により変動した電圧が補償される。
回路を示す。また、（ｃ）に読出動作時のタイミングチ
ャートを示す。すなわち、／ＲＡＳが立ち上がるとＤＲ
ＡＭの内部状態がプリチャージになる。この／ＲＡＳに
対する所定の遅延の後、イコライズ信号ＥＱが立ち上が
り、ビット線ＢＬ、ＢＬＢのイコライズが行われる。続
いて、／ＲＡＳが立ち下がるとＤＲＡＭの内部状態がア
クティブになる。これと同時に、制御信号ＧＥがアクテ
ィブ（“Ｌ”）になり、中間電位発生回路１５が動作を
開始する。続いて、／ＲＡＳに対する所定の遅延の後、
イコライズ信号ＥＱが立ち下がり、ビット線ＢＬ、ＢＬ
Ｂのイコライズが終了する。また、これと同時に制御信
号ＧＥが非アクティブ（“Ｈ”）になる。続いて、ワー
ド線ＷＬ1 、ＷＬ2 等に所定電位に駆動され、センスア
ンプ１６とメモリセルＭ1 、Ｍ2等によって、ビット線
ＢＬ、ＢＬＢにデータが出力される。以上の読出動作に
おいて、中間電位発生回路１５が動作しているのは／Ｒ
ＡＳが立ち下がってからビット線のイコライズが終了す
るまでのごくわずかである。この間にビット線のリーク
等により変動した電圧が補償される。
【００３９】上述したように、ビット線においては、プ
リチャージ前のビット線対は一方が“Ｈ”、他方が
“Ｌ”になっており、両者を短絡させるだけでＶcc／２
の中間電位になる。このときの中間電位発生回路の役割
は、ビット線から基板などへのリーク電流によるビット
線の電位の低下を補償ことにある。従って、ビット線の
プリチャージをＶcc／２で行う限り、中間電位発生回路
は大容量のものは必要なく、第９の実施例に示すよう
に、読出の際に定期的にかつ断続的に動作させるだけで
十分である。この結果、平均的な消費電力が大幅に低減
される。ここで、第３〜第８の実施例に示す中間電位発
生回路を用いると、駆動回路の断続が確実に行われるた
め、ビット線のＶcc／２からの変動が少ない。従って、
第３〜第８の実施例と組み合わせたときに本発明の効果
が顕著になる。
リチャージ前のビット線対は一方が“Ｈ”、他方が
“Ｌ”になっており、両者を短絡させるだけでＶcc／２
の中間電位になる。このときの中間電位発生回路の役割
は、ビット線から基板などへのリーク電流によるビット
線の電位の低下を補償ことにある。従って、ビット線の
プリチャージをＶcc／２で行う限り、中間電位発生回路
は大容量のものは必要なく、第９の実施例に示すよう
に、読出の際に定期的にかつ断続的に動作させるだけで
十分である。この結果、平均的な消費電力が大幅に低減
される。ここで、第３〜第８の実施例に示す中間電位発
生回路を用いると、駆動回路の断続が確実に行われるた
め、ビット線のＶcc／２からの変動が少ない。従って、
第３〜第８の実施例と組み合わせたときに本発明の効果
が顕著になる。
【００４０】第９の実施例はイコライズ信号と／ＲＡＳ
との遅延を用いて中間電位発生回路の制御信号を生成し
たが、［図１０］に示すような種々の方法を用いること
が可能である。（ａ）は／ＲＡＳの立ち上がりを利用し
て制御信号を生成した例であり、（ｂ）にその動作波形
を示す。（ｃ）は／ＲＡＳの立ち下がりを利用して制御
信号を生成した例であり、（ｄ）にその動作波形を示
す。メモリセル等を含む全体回路構成は［図９］の
（ａ）と同様である。上述のイコライズを行っている時
間中に中間電位発生回路がアクティブになっていればな
お良い。何れも遅延回路を用いているが、回路構成はこ
れに限る必要はなく、／ＲＡＳの立ち上がりまたは立ち
下がりをトリガーとして中間電位発生回路をアクティブ
に制御すれば良い。また、／ＲＡＳは汎用ＤＲＡＭの外
部からの制御信号であるが、ＰＳＲＡＭ（疑似ＳＲＡ
Ｍ）等の場合は／ＲＡＳのかわりに／ＣＥ等のチップ活
性化信号が用いられる。
との遅延を用いて中間電位発生回路の制御信号を生成し
たが、［図１０］に示すような種々の方法を用いること
が可能である。（ａ）は／ＲＡＳの立ち上がりを利用し
て制御信号を生成した例であり、（ｂ）にその動作波形
を示す。（ｃ）は／ＲＡＳの立ち下がりを利用して制御
信号を生成した例であり、（ｄ）にその動作波形を示
す。メモリセル等を含む全体回路構成は［図９］の
（ａ）と同様である。上述のイコライズを行っている時
間中に中間電位発生回路がアクティブになっていればな
お良い。何れも遅延回路を用いているが、回路構成はこ
れに限る必要はなく、／ＲＡＳの立ち上がりまたは立ち
下がりをトリガーとして中間電位発生回路をアクティブ
に制御すれば良い。また、／ＲＡＳは汎用ＤＲＡＭの外
部からの制御信号であるが、ＰＳＲＡＭ（疑似ＳＲＡ
Ｍ）等の場合は／ＲＡＳのかわりに／ＣＥ等のチップ活
性化信号が用いられる。
【００４１】さらに、アクセスを集中的に行い、／ＲＡ
Ｓを頻繁に立ち下げた場合のことを考慮して、中間電位
発生回路をアクティブにした後は所定時間アクティブに
するのを停止する回路を付加してもよい。このようにす
ると、集中リフレッシュ等を行ったときにも消費電力を
増大させることがない。
Ｓを頻繁に立ち下げた場合のことを考慮して、中間電位
発生回路をアクティブにした後は所定時間アクティブに
するのを停止する回路を付加してもよい。このようにす
ると、集中リフレッシュ等を行ったときにも消費電力を
増大させることがない。
【００４２】続いて、ＰＳＲＡＭに本発明を適用した第
１０の実施例を［図１１］に示す。ＰＳＲＡＭの場合
は、リフレッシュのパルスを内部発生させるため、クロ
ックを内蔵している。第１０の実施例はこのクロックパ
ルスを用いて、中間電位発生回路の制御信号を発生させ
る。
１０の実施例を［図１１］に示す。ＰＳＲＡＭの場合
は、リフレッシュのパルスを内部発生させるため、クロ
ックを内蔵している。第１０の実施例はこのクロックパ
ルスを用いて、中間電位発生回路の制御信号を発生させ
る。
【００４３】［図１１］の（ａ）に制御信号ＧＥと内部
リフレッシュ制御信号／ＲＥＦの発生回路を示す。すな
わち、クロック信号ＣＬＫを出力するクロック発生回路
２１と、バイナリカウンタ２２を複数個接続されクロッ
ク信号ＣＬＫにより駆動されるカウンタ回路２３と、カ
ウンタの出力をデコードし信号Ｂ１及びＢ２を生成する
デコーダ２４、２５と信号Ｂ２を所定時間遅延させ信号
／ＲＥＦを生成するアクティブパルス生成回路２７とか
らなる。（ｂ）にバイナリカウンタ２２の回路構成の詳
細を示す。（ｃ）に動作波形を示す。すなわち、時刻ｔ
1 にデコーダ２４が動作し、Ｂ１にパルスを出力する。
これが負論理に変換され、中間電位発生回路をアクティ
ブにする制御信号ＧＥが生成される。続いて、時刻ｔ2
にデコーダ２５が動作し、Ｂ２にパルスを出力する。こ
れはリフレッシュ制御信号であり、この信号に基づいて
／ＲＥＦがアクティブ（“Ｌ”）になり、リフレッシュ
動作が開始される。図示してはいないが、通常のＰＳＲ
ＡＭと同様にリフレッシュアドレスを特定するロウアド
レスカウンタ等が具備されていることはいうまでもな
い。続いて、時刻ｔ17でデコーダ２４が動作し、Ｂ１に
パルスを出力する。これは、時刻ｔ1 から数えて１７個
目のクロックパルスが出力された時間に対応する。カウ
ンタ２３が４ビットであるため、１６クロックパルス毎
に同一動作が繰り返されるためである。このＢ１パルス
が負論理に変換され、中間電位発生回路をアクティブに
する制御信号ＧＥが生成される。続いて、時刻ｔ18にデ
コーダ２５が動作し、Ｂ２にパルスを出力する。この信
号に基づいて／ＲＥＦがアクティブ（“Ｌ”）になり、
リフレッシュ動作が開始される。ここでは次のロウアド
レスに対応するメモリセルのリフレッシュが行われる。
リフレッシュ制御信号／ＲＥＦの発生回路を示す。すな
わち、クロック信号ＣＬＫを出力するクロック発生回路
２１と、バイナリカウンタ２２を複数個接続されクロッ
ク信号ＣＬＫにより駆動されるカウンタ回路２３と、カ
ウンタの出力をデコードし信号Ｂ１及びＢ２を生成する
デコーダ２４、２５と信号Ｂ２を所定時間遅延させ信号
／ＲＥＦを生成するアクティブパルス生成回路２７とか
らなる。（ｂ）にバイナリカウンタ２２の回路構成の詳
細を示す。（ｃ）に動作波形を示す。すなわち、時刻ｔ
1 にデコーダ２４が動作し、Ｂ１にパルスを出力する。
これが負論理に変換され、中間電位発生回路をアクティ
ブにする制御信号ＧＥが生成される。続いて、時刻ｔ2
にデコーダ２５が動作し、Ｂ２にパルスを出力する。こ
れはリフレッシュ制御信号であり、この信号に基づいて
／ＲＥＦがアクティブ（“Ｌ”）になり、リフレッシュ
動作が開始される。図示してはいないが、通常のＰＳＲ
ＡＭと同様にリフレッシュアドレスを特定するロウアド
レスカウンタ等が具備されていることはいうまでもな
い。続いて、時刻ｔ17でデコーダ２４が動作し、Ｂ１に
パルスを出力する。これは、時刻ｔ1 から数えて１７個
目のクロックパルスが出力された時間に対応する。カウ
ンタ２３が４ビットであるため、１６クロックパルス毎
に同一動作が繰り返されるためである。このＢ１パルス
が負論理に変換され、中間電位発生回路をアクティブに
する制御信号ＧＥが生成される。続いて、時刻ｔ18にデ
コーダ２５が動作し、Ｂ２にパルスを出力する。この信
号に基づいて／ＲＥＦがアクティブ（“Ｌ”）になり、
リフレッシュ動作が開始される。ここでは次のロウアド
レスに対応するメモリセルのリフレッシュが行われる。
【００４４】このように、［図１１］の回路構成では、
１６クロックパルス毎にリフレッシュが繰り返される。
本実施例は、リフレッシュ開始信号Ｂ２が“Ｈ”になる
直前に中間電位発生回路をアクティブにする制御信号が
出力されるよう、デコーダ２４を設けたものである。本
発明のように、中間電位発生回路を断続的に活性化させ
る例においては、読出動作やリフレッシュ動作等の直前
に当該中間電位発生回路を活性化させるのが好ましい。
これは、中間電位の変動が読出時の感度に影響するため
である。本実施例のように、リフレッシュカウンタに同
期して中間電位発生回路の制御信号を生成するようにす
ると、確実に且つ容易に中間電位発生回路の制御パルス
を得ることができる。
１６クロックパルス毎にリフレッシュが繰り返される。
本実施例は、リフレッシュ開始信号Ｂ２が“Ｈ”になる
直前に中間電位発生回路をアクティブにする制御信号が
出力されるよう、デコーダ２４を設けたものである。本
発明のように、中間電位発生回路を断続的に活性化させ
る例においては、読出動作やリフレッシュ動作等の直前
に当該中間電位発生回路を活性化させるのが好ましい。
これは、中間電位の変動が読出時の感度に影響するため
である。本実施例のように、リフレッシュカウンタに同
期して中間電位発生回路の制御信号を生成するようにす
ると、確実に且つ容易に中間電位発生回路の制御パルス
を得ることができる。
【００４５】［図１２］に第１１の実施例を示す。第１
０の実施例との相違点は、カウンタ２２にさらに２個の
バイナリカウンタ３１からなる補助カウンタ３２を設け
たことである。（ａ）に制御信号ＧＥと内部リフレッシ
ュ制御信号／ＲＥＦの発生回路を示す。（ｂ）に動作波
形を示す。すなわち、リフレッシュ制御信号であるＢ２
パルスが出力される時刻は、ｔ2 、ｔ18、ｔ34、ｔ50、
ｔ66‥‥であるのに対して、Ｂ１パルスが出力される時
刻は、ｔ1 、ｔ65‥‥である。つまり、四回のリフレッ
シュサイクルに一回の割合で中間電位発生回路をアクテ
ィブにしている。この結果、第１０の実施例よりもさら
なる消費電力の低減が計れる。
０の実施例との相違点は、カウンタ２２にさらに２個の
バイナリカウンタ３１からなる補助カウンタ３２を設け
たことである。（ａ）に制御信号ＧＥと内部リフレッシ
ュ制御信号／ＲＥＦの発生回路を示す。（ｂ）に動作波
形を示す。すなわち、リフレッシュ制御信号であるＢ２
パルスが出力される時刻は、ｔ2 、ｔ18、ｔ34、ｔ50、
ｔ66‥‥であるのに対して、Ｂ１パルスが出力される時
刻は、ｔ1 、ｔ65‥‥である。つまり、四回のリフレッ
シュサイクルに一回の割合で中間電位発生回路をアクテ
ィブにしている。この結果、第１０の実施例よりもさら
なる消費電力の低減が計れる。
【００４６】以上、第１０、第１１の実施例共に本発明
をＰＳＲＡＭに適用した例を示したが、回路構成は上述
の例に限定されるものではなく、本発明の主旨を逸脱し
ない限り種々の変更が可能である。
をＰＳＲＡＭに適用した例を示したが、回路構成は上述
の例に限定されるものではなく、本発明の主旨を逸脱し
ない限り種々の変更が可能である。
【００４７】
【発明の効果】本発明を用いると、低消費電力の中間電
位発生回路が得られる。また、応答性よくオン・オフで
きる中間電位発生回路が得られる。さらに、この中間電
位発生回路をＤＲＡＭ等に用い、低消費電力のＤＲＡＭ
等が得られる。
位発生回路が得られる。また、応答性よくオン・オフで
きる中間電位発生回路が得られる。さらに、この中間電
位発生回路をＤＲＡＭ等に用い、低消費電力のＤＲＡＭ
等が得られる。
【図１】本発明の第１の実施例に関わる中間電位発生回
路
路
【図２】本発明の第２の実施例に関わる中間電位発生回
路
路
【図３】本発明の第３の実施例に関わる中間電位発生回
路
路
【図４】本発明の第４の実施例に関わる中間電位発生回
路
路
【図５】本発明の第５の実施例に関わる中間電位発生回
路
路
【図６】本発明の第６の実施例に関わる中間電位発生回
路
路
【図７】本発明の第７の実施例に関わる中間電位発生回
路
路
【図８】本発明の第８の実施例に関わる中間電位発生回
路
路
【図９】本発明の第９の実施例に関わる中間電位発生回
路
路
【図１０】第９の実施例の変形例
【図１１】本発明の第１０の実施例に関わる半導体装置
の回路構成及び動作波形
の回路構成及び動作波形
【図１２】本発明の第１１の実施例に関わる半導体装置
の回路構成及び動作波形
の回路構成及び動作波形
【図１３】従来の中間電位発生回路
Ｑ トランジスタ Ｎ ノード １１ インバータ
Claims (5)
- 【請求項１】 第１の電位と第２の電位との間の中間電
位を出力ノードに発生させる中間電位発生回路におい
て、 前記出力ノードを充電する前記第１の電位と前記出力ノ
ードとの間に接続された第１のトランジスタと、 前記出力ノードを放電する前記第２の電位と前記出力ノ
ードとの間に接続された第２のトランジスタと、 前記第１のトランジスタの制御ゲート及び前記第２のト
ランジスタの制御ゲートを所定電位にバイアスする直流
的な電流経路を有するバイアス手段と、 断続的にアクティブになる制御信号に応じこの制御信号
がアクティブである時には前記バイアス手段の前記電流
経路を遮断する電流経路遮断手段とを具備する中間電位
発生回路。 - 【請求項２】 第１の電位と第２の電位との間の中間電
位を出力ノードに発生させる中間電位発生回路におい
て、 前記出力ノードを充電する前記第１の電位と前記出力ノ
ードとの間に接続された第１のＭＯＳトランジスタと、 前記出力ノードを放電する前記第２の電位と前記出力ノ
ードとの間に接続された第２のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタの制御ゲート及び前記第
２のＭＯＳトランジスタの制御ゲートを所定電位にバイ
アスする直流的な電流経路を有するバイアス手段と、 断続的にアクティブになる制御信号に応じこの制御信号
が非アクティブである時には前記バイアス手段の前記電
流経路を遮断する電流経路遮断手段と、 前記制御信号に応じて前記第１及び第２のＭＯＳトラン
ジスタをカットオフさせるために各々のゲート・ソース
間の電圧を下げるカットオフ手段とを具備する中間電位
発生回路。 - 【請求項３】 前記カットオフ手段は、前記第１及び第
２のＭＯＳトランジスタの各々のゲートと前記制御信号
との容量結合を用いることを特徴とする請求項２記載の
中間電位発生回路。 - 【請求項４】 ワード線により駆動されるメモリセルが
それぞれ複数個接続された一対のビット線と、イコライ
ズ信号がアクティブである間に中間電位発生回路の出力
である中間電位を前記ビット線に伝達するビット線プリ
チャージ手段とを具備する半導体記憶装置において、 前記中間電位発生回路は出力ノードを充電する前記第１
の電位と前記出力ノードとの間に接続された第１のトラ
ンジスタと、前記出力ノードを放電する前記第２の電位
と前記出力ノードとの間に接続された第２のトランジス
タと、前記第１のトランジスタの制御ゲート及び前記第
２のトランジスタの制御ゲートを所定電位にバイアスす
る直流的な電流経路を有するバイアス手段と、断続的に
アクティブになる制御信号が非アクティブである間に前
記バイアス手段の前記電流経路を遮断しアクティブであ
る間には前記電流経路を遮断しない電流経路遮断手段と
を具備すること特徴とする半導体記憶装置。 - 【請求項５】 前記制御信号はリフレッシュ信号に同期
して断続的にアクティブになることを特徴とする請求項
４記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4337709A JPH06187783A (ja) | 1992-12-18 | 1992-12-18 | 中間電位発生回路およびこれを用いた半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4337709A JPH06187783A (ja) | 1992-12-18 | 1992-12-18 | 中間電位発生回路およびこれを用いた半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06187783A true JPH06187783A (ja) | 1994-07-08 |
Family
ID=18311229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4337709A Pending JPH06187783A (ja) | 1992-12-18 | 1992-12-18 | 中間電位発生回路およびこれを用いた半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06187783A (ja) |
-
1992
- 1992-12-18 JP JP4337709A patent/JPH06187783A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6262930B1 (en) | Semiconductor memory device with overdriven sense amplifier and stabilized power-supply circuit of source follower type | |
| US7259986B2 (en) | Circuits and methods for providing low voltage, high performance register files | |
| JP5068088B2 (ja) | 半導体記憶装置 | |
| JPH10135424A (ja) | 半導体集積回路装置 | |
| US7307901B2 (en) | Apparatus and method for improving dynamic refresh in a memory device | |
| JPH0660648A (ja) | パルス信号発生回路および半導体記憶装置 | |
| JPH08279290A (ja) | 半導体記憶装置 | |
| US6236605B1 (en) | Semiconductor integrated circuit and semiconductor memory device including overdriving sense amplifier | |
| JP4043142B2 (ja) | メモリデバイス | |
| JP2009070480A (ja) | 半導体記憶装置 | |
| US7679947B2 (en) | Semiconductor devices with source and bulk coupled to separate voltage supplies | |
| JP2009064512A (ja) | 半導体記憶装置 | |
| US7336522B2 (en) | Apparatus and method to reduce undesirable effects caused by a fault in a memory device | |
| US10529392B2 (en) | Input buffer circuit | |
| US6859386B2 (en) | Semiconductor memory device with memory cell having low cell ratio | |
| KR20010021416A (ko) | 메모리 셀을 구비하는 집적 회로 및 메모리 셀에 대한데이터 비트 기록 방법 | |
| KR0154755B1 (ko) | 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치 | |
| US8264869B2 (en) | Semiconductor storage device | |
| JPH06187783A (ja) | 中間電位発生回路およびこれを用いた半導体記憶装置 | |
| JP3192709B2 (ja) | 半導体記憶装置 | |
| KR0170694B1 (ko) | 반도체 메모리 장치의 센스 증폭기 풀다운 구동회로 | |
| JPH10200073A (ja) | 半導体装置 | |
| JPH0955086A (ja) | 出力回路 | |
| JPH0652683A (ja) | 半導体記憶装置 |