JPH0652683A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0652683A JPH0652683A JP4205526A JP20552692A JPH0652683A JP H0652683 A JPH0652683 A JP H0652683A JP 4205526 A JP4205526 A JP 4205526A JP 20552692 A JP20552692 A JP 20552692A JP H0652683 A JPH0652683 A JP H0652683A
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Abstract
(57)【要約】
【目的】 従来のＳＲＡＭとＤＲＡＭの相互の欠点を補
完し合うような構成にすることにより、高集積及び低消
費電力化を図る。 【構成】 メモリセル２０−１を、転送用のＮＭＯＳ２
１と、ＰＭＯＳ２２ａ及びＮＭＯＳ２２ｂからなるデー
タ保持用のセルフラッチ回路２２とで、構成している。
書込み動作では、ビット線ＢＬａに“１”または“０”
を入力し、ワード線ＷＬ１を“Ｈ”にすると、メモリセ
ル２０−１内のＮＭＭＯＳ２１がオンし、ビット線ＢＬ
ａ上の“１”または“０”がノードＮ２１へ入力され、
ＮＭＯＳ２２ａまたはＰＭＯＳ２２ｂがオン，オフし、
該ノードＮ２１上の電位がセルフラッチ回路２２に保持
される。
完し合うような構成にすることにより、高集積及び低消
費電力化を図る。 【構成】 メモリセル２０−１を、転送用のＮＭＯＳ２
１と、ＰＭＯＳ２２ａ及びＮＭＯＳ２２ｂからなるデー
タ保持用のセルフラッチ回路２２とで、構成している。
書込み動作では、ビット線ＢＬａに“１”または“０”
を入力し、ワード線ＷＬ１を“Ｈ”にすると、メモリセ
ル２０−１内のＮＭＭＯＳ２１がオンし、ビット線ＢＬ
ａ上の“１”または“０”がノードＮ２１へ入力され、
ＮＭＯＳ２２ａまたはＰＭＯＳ２２ｂがオン，オフし、
該ノードＮ２１上の電位がセルフラッチ回路２２に保持
される。
Description
【０００１】
【産業上の利用分野】本発明は、スタティック・ランダ
ムアクセスメモリ（以下、ＳＲＡＭという）のメモリセ
ルと、ダイナミック・ランダムアクセスメモリ（以下、
ＤＲＡＭという）のメモリセルとの利点を有する高集
積、低消費電力の半導体記憶装置に関するものである。
ムアクセスメモリ（以下、ＳＲＡＭという）のメモリセ
ルと、ダイナミック・ランダムアクセスメモリ（以下、
ＤＲＡＭという）のメモリセルとの利点を有する高集
積、低消費電力の半導体記憶装置に関するものである。
【０００２】
【従来の技術】図２は、従来の半導体記憶装置の１つで
あるＳＲＡＭのメモリセルの一構成例を示す回路図であ
る。このＳＲＡＭのメモリセルでは、Ｐチャネル型ＭＯ
Ｓトランジスタ（以下、ＰＭＯＳという）１，２及びＮ
チャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳとい
う）３，４がノードＮ１，Ｎ２間にたすき掛け接続され
てフリップフロップが構成されている。ノードＮ１は、
ワード線ＷＬの電位でゲート制御されるＮＭＯＳ５を介
して、正相ビット線ＢＬａに接続されている。ノードＮ
２は、ワード線ＷＬの電位でゲート制御されるＮＭＯＳ
６を介して、逆相ビット線ＢＬｂに接続されている。
あるＳＲＡＭのメモリセルの一構成例を示す回路図であ
る。このＳＲＡＭのメモリセルでは、Ｐチャネル型ＭＯ
Ｓトランジスタ（以下、ＰＭＯＳという）１，２及びＮ
チャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳとい
う）３，４がノードＮ１，Ｎ２間にたすき掛け接続され
てフリップフロップが構成されている。ノードＮ１は、
ワード線ＷＬの電位でゲート制御されるＮＭＯＳ５を介
して、正相ビット線ＢＬａに接続されている。ノードＮ
２は、ワード線ＷＬの電位でゲート制御されるＮＭＯＳ
６を介して、逆相ビット線ＢＬｂに接続されている。
【０００３】これらのメモリセルが複数個、マトリクス
状に配列されてメモリセルマトリクスが構成されてい
る。そして、メモリセルマトリクスの周辺に、デコーダ
や、入出力回路等が設けられ、ＳＲＡＭが構成されてい
る。このＳＲＡＭでは、メモリセル内のノードＮ１，Ｎ
２に記憶されているデータを読み出す場合、ワード線Ｗ
Ｌを“Ｈ”レベルにする。すると、ＮＭＯＳ５，６がオ
ンし、ノードＮ１，Ｎ２に保持されているデータが、相
補的なビット線対ＢＬａ，ＢＬｂへ出力される。データ
を書込む場合、ビット線ＢＬａ，ＢＬｂへ書込み用のデ
ータを入力し、ワード線ＷＬを“Ｈ”レベルにする。す
ると、ＮＭＯＳ５，６がオンし、該ＮＭＯＳ５，６を介
してメモリセル内のノードＮ１，Ｎ２を“１”または
“０”にセットすることができる。
状に配列されてメモリセルマトリクスが構成されてい
る。そして、メモリセルマトリクスの周辺に、デコーダ
や、入出力回路等が設けられ、ＳＲＡＭが構成されてい
る。このＳＲＡＭでは、メモリセル内のノードＮ１，Ｎ
２に記憶されているデータを読み出す場合、ワード線Ｗ
Ｌを“Ｈ”レベルにする。すると、ＮＭＯＳ５，６がオ
ンし、ノードＮ１，Ｎ２に保持されているデータが、相
補的なビット線対ＢＬａ，ＢＬｂへ出力される。データ
を書込む場合、ビット線ＢＬａ，ＢＬｂへ書込み用のデ
ータを入力し、ワード線ＷＬを“Ｈ”レベルにする。す
ると、ＮＭＯＳ５，６がオンし、該ＮＭＯＳ５，６を介
してメモリセル内のノードＮ１，Ｎ２を“１”または
“０”にセットすることができる。
【０００４】ＳＲＡＭでは、接合リーク等が発生してノ
ードＮ１，Ｎ２の電位が変動しても、正電源電位Ｖccに
より、ＰＭＯＳ１，２等を介してノードＮ１，Ｎ２が充
電され、該ノードＮ１，Ｎ２が元の電位へと回復するの
で、対ノイズ耐性に強い。また、長時間、ノードＮ１，
Ｎ２にデータを保持しても、記憶された電位に変動が起
きないので、ＤＲＡＭのように再書き込みする必要がな
いという利点がある。
ードＮ１，Ｎ２の電位が変動しても、正電源電位Ｖccに
より、ＰＭＯＳ１，２等を介してノードＮ１，Ｎ２が充
電され、該ノードＮ１，Ｎ２が元の電位へと回復するの
で、対ノイズ耐性に強い。また、長時間、ノードＮ１，
Ｎ２にデータを保持しても、記憶された電位に変動が起
きないので、ＤＲＡＭのように再書き込みする必要がな
いという利点がある。
【０００５】図３は、従来の半導体記憶装置の１つであ
るＤＲＡＭのメモリセルの一構成例を示す回路図であ
る。この図３では、１トランジスタ型の２つのメモリセ
ル１０−１，１０−２が示されている。メモリセル１０
−１は、ワード線ＷＬ１の電位でゲート制御されソース
・ドレインが正相ビット線ＢＬａとノードＮ１１に接続
されたＮＭＯＳ１１と、該ノードＮ１１と固定電位Ｖcp
間に接続されたキャパシタ１２とで、構成されている。
メモリセル１０−２もメモリセル１０−１と同様に、Ｎ
ＭＯＳ１１及びキャパシタ１２で構成されているが、該
ＮＭＯＳ１１のゲートがワード線ＷＬ２に接続されると
共に、ソースまたはドレインが逆相ビット線ＢＬｂに接
続されている。
るＤＲＡＭのメモリセルの一構成例を示す回路図であ
る。この図３では、１トランジスタ型の２つのメモリセ
ル１０−１，１０−２が示されている。メモリセル１０
−１は、ワード線ＷＬ１の電位でゲート制御されソース
・ドレインが正相ビット線ＢＬａとノードＮ１１に接続
されたＮＭＯＳ１１と、該ノードＮ１１と固定電位Ｖcp
間に接続されたキャパシタ１２とで、構成されている。
メモリセル１０−２もメモリセル１０−１と同様に、Ｎ
ＭＯＳ１１及びキャパシタ１２で構成されているが、該
ＮＭＯＳ１１のゲートがワード線ＷＬ２に接続されると
共に、ソースまたはドレインが逆相ビット線ＢＬｂに接
続されている。
【０００６】これらのメモリセル１０−１，１０−２が
複数個、マトリクス状に配列されてメモリセルマトリク
スが構成され、該メモリセルマトリクスの周辺にデコー
ダや入出力回路等が設けられ、ＤＲＡＭが構成されてい
る。例えば、メモリセル１０−１にデータを書込む場
合、書込むべきデータを正相ビット線ＢＬａに入力し、
ワード線ＷＬ１を“Ｈ”レベルにする。すると、メモリ
セル１０−１内のＮＭＯＳ１１がオンし、正相ビット線
ＢＬａ上のデータが該ＮＭＯＳ１１を介してキャパシタ
１２へ転送され、ノードＮ１１にデータが保持される。
複数個、マトリクス状に配列されてメモリセルマトリク
スが構成され、該メモリセルマトリクスの周辺にデコー
ダや入出力回路等が設けられ、ＤＲＡＭが構成されてい
る。例えば、メモリセル１０−１にデータを書込む場
合、書込むべきデータを正相ビット線ＢＬａに入力し、
ワード線ＷＬ１を“Ｈ”レベルにする。すると、メモリ
セル１０−１内のＮＭＯＳ１１がオンし、正相ビット線
ＢＬａ上のデータが該ＮＭＯＳ１１を介してキャパシタ
１２へ転送され、ノードＮ１１にデータが保持される。
【０００７】また、メモリセル１０−１内のノードＮ１
１に保持されたデータを読み出す場合、ワード線ＷＬ１
を“Ｈ”レベルにすると、メモリセル１０−１内のＮＭ
ＯＳ１１がオンし、該ノードＮ１１上のデータが正相ビ
ット線ＢＬａへ出力される。この種のＤＲＡＭの各メモ
リセル１０−１，１０−２は、１個のＮＭＯＳ１１と１
個のキャパシタ１２で構成されるため、素子数が少な
く、高集積化が容易であるという利点を有している。
１に保持されたデータを読み出す場合、ワード線ＷＬ１
を“Ｈ”レベルにすると、メモリセル１０−１内のＮＭ
ＯＳ１１がオンし、該ノードＮ１１上のデータが正相ビ
ット線ＢＬａへ出力される。この種のＤＲＡＭの各メモ
リセル１０−１，１０−２は、１個のＮＭＯＳ１１と１
個のキャパシタ１２で構成されるため、素子数が少な
く、高集積化が容易であるという利点を有している。
【０００８】
【発明が解決しようとする課題】しかしながら、上記構
成の半導体記憶装置では、次のような課題があった。図
２のＳＲＡＭでは、対ノイズ耐性に強く、ＤＲＡＭのよ
うに再書込みする必要がないという利点を有している
が、メモリセルが２個のＰＭＯＳ１，２と４個のＮＭＯ
Ｓ３，４，５，６の計６個の素子で構成されているた
め、素子数が多く、高集積化の障害となっている。
成の半導体記憶装置では、次のような課題があった。図
２のＳＲＡＭでは、対ノイズ耐性に強く、ＤＲＡＭのよ
うに再書込みする必要がないという利点を有している
が、メモリセルが２個のＰＭＯＳ１，２と４個のＮＭＯ
Ｓ３，４，５，６の計６個の素子で構成されているた
め、素子数が多く、高集積化の障害となっている。
【０００９】これに対し、図３のＤＲＡＭでは、各メモ
リセル１０−１，１０−２が１個のＮＭＯＳ１１と１個
のキャパシタ１２の計２個の素子で構成されているた
め、素子数が少なく、高集積化が容易であるという利点
を有する半面、次のような欠点がある。即ち、ビット線
ＢＬａ，ＢＬｂの容量に対し、キャパシタ１２の容量を
比較的大きくしなければならない。そのため、例えば６
４メガビットのＤＲＡＭ等では、半導体基板表面に高段
差を形成することで、キャパシタ表面積を増大させる等
の手法が用いられている。しかし、この高段差化は、後
のメモリ製造工程を非常に難しくする。また、メモリセ
ル１０−１，１０−２の寿命を延ばすために、これらを
低電位で動作させることが行われているが、このような
低電位動作の場合、必要なキャパシタ１２の容量が非常
に大きくなり、高集積化の障害となる。さらに、キャパ
シタ１２に記憶された電位は、長時間保持すると、接合
リーク等によって変動してしまうため、一定時間毎にリ
フレッシュする必要があり、その充放電によって消費電
力がＳＲＡＭに比べて１００倍以上も大きくなる。
リセル１０−１，１０−２が１個のＮＭＯＳ１１と１個
のキャパシタ１２の計２個の素子で構成されているた
め、素子数が少なく、高集積化が容易であるという利点
を有する半面、次のような欠点がある。即ち、ビット線
ＢＬａ，ＢＬｂの容量に対し、キャパシタ１２の容量を
比較的大きくしなければならない。そのため、例えば６
４メガビットのＤＲＡＭ等では、半導体基板表面に高段
差を形成することで、キャパシタ表面積を増大させる等
の手法が用いられている。しかし、この高段差化は、後
のメモリ製造工程を非常に難しくする。また、メモリセ
ル１０−１，１０−２の寿命を延ばすために、これらを
低電位で動作させることが行われているが、このような
低電位動作の場合、必要なキャパシタ１２の容量が非常
に大きくなり、高集積化の障害となる。さらに、キャパ
シタ１２に記憶された電位は、長時間保持すると、接合
リーク等によって変動してしまうため、一定時間毎にリ
フレッシュする必要があり、その充放電によって消費電
力がＳＲＡＭに比べて１００倍以上も大きくなる。
【００１０】本発明は、前記従来技術が持っていた課題
として、ＳＲＡＭとＤＲＡＭの欠点をなくした高集積、
低消費電力の半導体記憶装置を提供することが困難な点
について解決した、ＳＲＡＭとＤＲＡＭの相互の欠点を
補完し合うような半導体記憶装を提供するものである。
として、ＳＲＡＭとＤＲＡＭの欠点をなくした高集積、
低消費電力の半導体記憶装置を提供することが困難な点
について解決した、ＳＲＡＭとＤＲＡＭの相互の欠点を
補完し合うような半導体記憶装を提供するものである。
【００１１】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、複数のビット線対及び複数のワード
線の各交差箇所に接続されたメモリセルがマトリクス状
に配列された半導体記憶装置において、前記メモリセル
は、ソースとドレインのいずれか一方が前記ビット線
に、いずれか他方がノードにそれぞれ接続され、ゲート
が前記ワード線に接続された転送用のＮＭＯＳと、前記
ノードに接続されたデータ保持用のセルフラッチ回路と
を備えている。そして、前記セルフラッチ回路を、ソー
スとドレインのいずれか一方が正電源電位Ｖccに、いず
れか他方とゲートが前記ノードに接続されたＮＭＯＳ
と、ソースとドレインのいずれか一方がグランドＧＮＤ
または負電源電位Ｖbbに、いずれか他方とゲートが前記
ノードに接続されたＰＭＯＳとで、構成している。第２
の発明では、第１の発明のセルフラッチ回路を、前記Ｐ
ＭＯＳに代えて、一端がグランドＧＮＤまたは負電源電
位Ｖbbに、他端が前記ノードにそれぞれ接続された抵抗
で、構成している。第３の発明では、第１または第２の
発明のセルフラッチ回路を構成するＭＯＳトランジスタ
を、薄膜トランジスタ（Thin Film Transistor、以下Ｔ
ＦＴという）で形成している。
を解決するために、複数のビット線対及び複数のワード
線の各交差箇所に接続されたメモリセルがマトリクス状
に配列された半導体記憶装置において、前記メモリセル
は、ソースとドレインのいずれか一方が前記ビット線
に、いずれか他方がノードにそれぞれ接続され、ゲート
が前記ワード線に接続された転送用のＮＭＯＳと、前記
ノードに接続されたデータ保持用のセルフラッチ回路と
を備えている。そして、前記セルフラッチ回路を、ソー
スとドレインのいずれか一方が正電源電位Ｖccに、いず
れか他方とゲートが前記ノードに接続されたＮＭＯＳ
と、ソースとドレインのいずれか一方がグランドＧＮＤ
または負電源電位Ｖbbに、いずれか他方とゲートが前記
ノードに接続されたＰＭＯＳとで、構成している。第２
の発明では、第１の発明のセルフラッチ回路を、前記Ｐ
ＭＯＳに代えて、一端がグランドＧＮＤまたは負電源電
位Ｖbbに、他端が前記ノードにそれぞれ接続された抵抗
で、構成している。第３の発明では、第１または第２の
発明のセルフラッチ回路を構成するＭＯＳトランジスタ
を、薄膜トランジスタ（Thin Film Transistor、以下Ｔ
ＦＴという）で形成している。
【００１２】第４の発明では、第２の発明の抵抗を、Ｐ
Ｎ接合の逆バイアス時のリーク電流により形成してい
る。第５の発明では、第２の発明の半導体記憶装置にお
いて、前記各ビット線対を構成する相補的な正相ビット
線及び逆相ビット線を電位１／２・Ｖccにプリチャージ
し、動作時に前記逆相ビット線を、ダミーワード線との
カップリングによって電位３／４・Ｖcc±２０％に設定
する構成にしている。
Ｎ接合の逆バイアス時のリーク電流により形成してい
る。第５の発明では、第２の発明の半導体記憶装置にお
いて、前記各ビット線対を構成する相補的な正相ビット
線及び逆相ビット線を電位１／２・Ｖccにプリチャージ
し、動作時に前記逆相ビット線を、ダミーワード線との
カップリングによって電位３／４・Ｖcc±２０％に設定
する構成にしている。
【００１３】
【作用】第１の発明によれば、以上のように半導体記憶
装置を構成したので、データを書込む場合、ワード線を
選択すると、メモリセル内の転送用のＮＭＯＳがオン
し、ビット線上のデータが該メモリセル内のノードへ書
込まれる。すると、セルフラッチ回路内のＰＭＯＳまた
はＮＭＯＳがオン，オフ動作し、書込まれたデータが該
セルフラッチ回路で保持される。データの読出し時に
は、ワード線を選択することにより、メモリセル内の転
送用ＮＭＯＳがオンし、セルフラッチ回路に保持された
データがビット線へ出力される。
装置を構成したので、データを書込む場合、ワード線を
選択すると、メモリセル内の転送用のＮＭＯＳがオン
し、ビット線上のデータが該メモリセル内のノードへ書
込まれる。すると、セルフラッチ回路内のＰＭＯＳまた
はＮＭＯＳがオン，オフ動作し、書込まれたデータが該
セルフラッチ回路で保持される。データの読出し時に
は、ワード線を選択することにより、メモリセル内の転
送用ＮＭＯＳがオンし、セルフラッチ回路に保持された
データがビット線へ出力される。
【００１４】第２の発明によれば、データの書込み時、
メモリセル内の転送用ＮＭＯＳがオンし、ビット線上の
データが該メモリセル内のノードへ入力され、それがセ
ルフラッチ回路で保持される。データを読出す場合、ワ
ード線を選択すると、メモリセル内の転送用ＮＭＯＳが
オンし、セルフラッチ回路に保持されたデータがビット
線へ出力される。
メモリセル内の転送用ＮＭＯＳがオンし、ビット線上の
データが該メモリセル内のノードへ入力され、それがセ
ルフラッチ回路で保持される。データを読出す場合、ワ
ード線を選択すると、メモリセル内の転送用ＮＭＯＳが
オンし、セルフラッチ回路に保持されたデータがビット
線へ出力される。
【００１５】第３の発明によれば、ＴＦＴで構成された
ＭＯＳトランジスタは、上方向への積層構造を可能に
し、メモリセルの平面寸法の縮小化を図る働きがある。
第４の発明によれば、ＰＮ接合の逆バイアス時のリーク
電流により形成された抵抗は、簡単な構成で、高抵抗値
が得られる。第５の発明によれば、１／２・Ｖccプリチ
ャージ方式において、逆相ビット線をダミーワード線と
のカップリングによって電位３／４・Ｖcc±２０％に設
定することにより、読出しデータが“１”であるか
“０”であるかを判別する必要がなく、読み出し動作の
高速化が図れる。従って、前記課題を解決できるのであ
る。
ＭＯＳトランジスタは、上方向への積層構造を可能に
し、メモリセルの平面寸法の縮小化を図る働きがある。
第４の発明によれば、ＰＮ接合の逆バイアス時のリーク
電流により形成された抵抗は、簡単な構成で、高抵抗値
が得られる。第５の発明によれば、１／２・Ｖccプリチ
ャージ方式において、逆相ビット線をダミーワード線と
のカップリングによって電位３／４・Ｖcc±２０％に設
定することにより、読出しデータが“１”であるか
“０”であるかを判別する必要がなく、読み出し動作の
高速化が図れる。従って、前記課題を解決できるのであ
る。
【００１６】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す半導体記憶装置の
要部の回路図である。この半導体記憶装置は、相補的な
正相ビット線ＢＬａ及び逆相ビット線ＢＬｂからなる複
数のビット線対と、それと交差配置された複数のワード
線ＷＬ１，ＷＬ２とを有し、それらの交差箇所にはメモ
リセル２０−１，２０−２が接続され、それらのメモリ
セル２０−１，２０−２がマトリクス状に配列されてメ
モリセルマトリクスが構成されている。各メモリセル２
０−１，２０−２は、ＤＲＡＭメモリセルのキャパシタ
に、相補型ＭＯＳトランジスタ（以下、ＣＭＯＳとい
う）のセルフラッチ回路を用いた回路構成である。即
ち、メモリセル２０−１は、ゲートがワード線ＷＬ１
に、ソース・ドレインが正相ビット線ＢＬａとノード２
１に接続された転送用のＮＭＯＳ２１と、該ノードＮ２
１に接続されＣＭＯＳインバータの充電電位を逆にした
セルフラッチ回路２２とで、構成されている。
要部の回路図である。この半導体記憶装置は、相補的な
正相ビット線ＢＬａ及び逆相ビット線ＢＬｂからなる複
数のビット線対と、それと交差配置された複数のワード
線ＷＬ１，ＷＬ２とを有し、それらの交差箇所にはメモ
リセル２０−１，２０−２が接続され、それらのメモリ
セル２０−１，２０−２がマトリクス状に配列されてメ
モリセルマトリクスが構成されている。各メモリセル２
０−１，２０−２は、ＤＲＡＭメモリセルのキャパシタ
に、相補型ＭＯＳトランジスタ（以下、ＣＭＯＳとい
う）のセルフラッチ回路を用いた回路構成である。即
ち、メモリセル２０−１は、ゲートがワード線ＷＬ１
に、ソース・ドレインが正相ビット線ＢＬａとノード２
１に接続された転送用のＮＭＯＳ２１と、該ノードＮ２
１に接続されＣＭＯＳインバータの充電電位を逆にした
セルフラッチ回路２２とで、構成されている。
【００１７】セルフラッチ回路２２は、ＮＭＯＳ２２ａ
及びＰＭＯＳ２２ｂで構成されている。ＮＭＯＳ２２ａ
のソース・ドレインのいずれか一方が正電源電位Ｖccに
接続され、いずれか他方とゲートがノードＮ２１に接続
されている。ＰＭＯＳ２２ｂは、ソース・ドレインのい
ずれか一方がグランドＧＮＤに接続され、いずれか他方
とゲートがノードＮ２１に接続されている。メモリセル
２０−２もメモリセル２０−１と同様に、ＮＭＯＳ２１
とセルフラッチ回路２２とで構成されているが、そのＮ
ＭＯＳ２１のソース・ドレインのいずれか一方が逆相ビ
ット線ＢＬｂに接続され、ゲートがワード線ＷＬ２に接
続されている。
及びＰＭＯＳ２２ｂで構成されている。ＮＭＯＳ２２ａ
のソース・ドレインのいずれか一方が正電源電位Ｖccに
接続され、いずれか他方とゲートがノードＮ２１に接続
されている。ＰＭＯＳ２２ｂは、ソース・ドレインのい
ずれか一方がグランドＧＮＤに接続され、いずれか他方
とゲートがノードＮ２１に接続されている。メモリセル
２０−２もメモリセル２０−１と同様に、ＮＭＯＳ２１
とセルフラッチ回路２２とで構成されているが、そのＮ
ＭＯＳ２１のソース・ドレインのいずれか一方が逆相ビ
ット線ＢＬｂに接続され、ゲートがワード線ＷＬ２に接
続されている。
【００１８】正相ビット線ＢＬａと逆相ビット線ＢＬａ
ｂとの間には、センスアンプ活性化信号ＳＡＮ，ＳＡＰ
によって活性化されビット線対の電位差を検知、増幅す
るＮ型センスアンプ３０とＰ型センスアンプ４０が接続
されている。Ｎ型センスアンプ３０は、２つのＮＭＯＳ
３１，３２を有し、それらが正相ビット線ＢＬａと逆相
ビット線ＢＬｂとの間に直列接続されている。ＮＭＯＳ
３１と３２の接続箇所は、センスアンプ活性化信号ＳＡ
Ｎに接続され、一方のＮＭＯＳ３１のゲートが逆相ビッ
ト線ＢＬｂに、他方のＮＭＯＳ３２のゲートが正相ビッ
ト線ＢＬａにそれぞれ接続されている。Ｐ型センスアン
プ４０は、２つのＰＭＯＳ４１，４２を有し、それらが
正相ビット線ＢＬａと逆相ビット線ＢＬａｂとの間に直
列接続されている。ＰＭＯＳ４１と４２の接続箇所には
センスアンプ活性化信号ＳＡＰが接続され、一方のＰＭ
ＯＳ４１のゲートが逆相ビット線ＢＬｂに、他方のＰＭ
ＯＳ４２のゲートが正相ビット線ＢＬａにそれぞれ接続
されている。
ｂとの間には、センスアンプ活性化信号ＳＡＮ，ＳＡＰ
によって活性化されビット線対の電位差を検知、増幅す
るＮ型センスアンプ３０とＰ型センスアンプ４０が接続
されている。Ｎ型センスアンプ３０は、２つのＮＭＯＳ
３１，３２を有し、それらが正相ビット線ＢＬａと逆相
ビット線ＢＬｂとの間に直列接続されている。ＮＭＯＳ
３１と３２の接続箇所は、センスアンプ活性化信号ＳＡ
Ｎに接続され、一方のＮＭＯＳ３１のゲートが逆相ビッ
ト線ＢＬｂに、他方のＮＭＯＳ３２のゲートが正相ビッ
ト線ＢＬａにそれぞれ接続されている。Ｐ型センスアン
プ４０は、２つのＰＭＯＳ４１，４２を有し、それらが
正相ビット線ＢＬａと逆相ビット線ＢＬａｂとの間に直
列接続されている。ＰＭＯＳ４１と４２の接続箇所には
センスアンプ活性化信号ＳＡＰが接続され、一方のＰＭ
ＯＳ４１のゲートが逆相ビット線ＢＬｂに、他方のＰＭ
ＯＳ４２のゲートが正相ビット線ＢＬａにそれぞれ接続
されている。
【００１９】図４は従来のＳＲＡＭ及びＤＲＡＭと第１
の実施例のメモリセルの保持特性を示す図、及び図５は
従来のＳＲＡＭ及びＤＲＡＭと第１の実施例のメモリセ
ルの読出し波形を示す図であり、これらの図を参照しつ
つ、書込み動作（１）と読出し動作（２）を説明する。
なお、図４中のＶtnはＮＭＯＳの閾値電圧、ＶtpはＰＭ
ＯＳの閾値電圧、Ｖbbは負電源電位である。また、図５
中のΔＶS は従来のＳＲＡＭメモリセルのセル出力、Δ
ＶD は従来のＤＲＡＭメモリセルのセル出力、ΔＶI は
第１の実施例のメモリセル２０−１，２０−２のセル出
力である。
の実施例のメモリセルの保持特性を示す図、及び図５は
従来のＳＲＡＭ及びＤＲＡＭと第１の実施例のメモリセ
ルの読出し波形を示す図であり、これらの図を参照しつ
つ、書込み動作（１）と読出し動作（２）を説明する。
なお、図４中のＶtnはＮＭＯＳの閾値電圧、ＶtpはＰＭ
ＯＳの閾値電圧、Ｖbbは負電源電位である。また、図５
中のΔＶS は従来のＳＲＡＭメモリセルのセル出力、Δ
ＶD は従来のＤＲＡＭメモリセルのセル出力、ΔＶI は
第１の実施例のメモリセル２０−１，２０−２のセル出
力である。
【００２０】（１）書込み動作 例えば、メモリセル２０−１内のノードＮ２１にデータ
“１”を書込む場合、正相ビット線ＢＬａに“１”を入
力し、図示しないデコーダによってワード線ＷＬ１を
“Ｌ”レベル（＝ＧＮＤ）から“Ｈ”レベル（＝Ｖcc）
にする。すると、メモリセル２０−１内のＮＭＯＳ２１
がオンし、正相ビット線ＢＬａ上の“１”が該メモリセ
ル２０−１内のＮＭＯＳ２１を介してノードＮ２１へ送
られる。メモリセル２０−１内のノードＮ２１が“１”
になると、セルフラッチ回路２２のＮＭＯＳ２２ａがオ
ンし、ＰＭＯＳ２２ｂがオフする。ＮＭＯＳ２２がオン
すると、該ＮＭＯＳ２２ａを介して正電源電位Ｖccによ
ってノードＮ２１が充電され、該ノードＮ２１上の
“１”が保持される。
“１”を書込む場合、正相ビット線ＢＬａに“１”を入
力し、図示しないデコーダによってワード線ＷＬ１を
“Ｌ”レベル（＝ＧＮＤ）から“Ｈ”レベル（＝Ｖcc）
にする。すると、メモリセル２０−１内のＮＭＯＳ２１
がオンし、正相ビット線ＢＬａ上の“１”が該メモリセ
ル２０−１内のＮＭＯＳ２１を介してノードＮ２１へ送
られる。メモリセル２０−１内のノードＮ２１が“１”
になると、セルフラッチ回路２２のＮＭＯＳ２２ａがオ
ンし、ＰＭＯＳ２２ｂがオフする。ＮＭＯＳ２２がオン
すると、該ＮＭＯＳ２２ａを介して正電源電位Ｖccによ
ってノードＮ２１が充電され、該ノードＮ２１上の
“１”が保持される。
【００２１】また、メモリセル２０−１内のノードＮ２
１に“０”を書込む場合、正相ビット線ＢＬａに“０”
を入力し、ワード線ＷＬ１を“Ｌ”レベルから“Ｈ”レ
ベルする。すると、メモリセル２０−１内のＮＭＯＳ２
１がオンし、正相ビット線ＢＬａ上の“０”が該ＮＭＯ
Ｓ２１を介してノードＮ２１へ送られる。ノードＮ２１
が“０”になると、セルフラッチ回路２２のＰＭＯＳ２
２ｂがオンし、ＮＭＯＳ２２ａがオフする。ＰＭＯＳ２
２ｂがオンすると、ノードＮ２１がグランドＧＮＤと導
通するため、該ノードＮ２１に“０”が保持される。図
４の保持特性に示すように、メモリセル２０−１内のノ
ードＮ２１の電位がリーク電流等によって少し変動して
も、“１”保持のときはＮＭＯＳ２２ａの閾値電圧
Ｖtn、“０”保持のときはＰＭＯＳ２２ｂの閾値電圧Ｖ
tpのそれぞれの１／２・Ｖccよりの差以上の変動でなけ
れば、正電源電位ＶccあるいはグランドＧＮＤからの再
充電により、電位を回復する。また、セルフラッチ回路
２２内のＮＭＯＳ２２ａまたはＰＭＯＳ２２ｂのいずれ
か一方がオフになっているため、正電源電位Ｖccとグラ
ンドＧＮＤ間に貫通電流が流れない。従って、メモリセ
ル２０−１，２０−２の保持特性は、従来のＳＲＡＭと
ほぼ同等の優れた特性が得られる。
１に“０”を書込む場合、正相ビット線ＢＬａに“０”
を入力し、ワード線ＷＬ１を“Ｌ”レベルから“Ｈ”レ
ベルする。すると、メモリセル２０−１内のＮＭＯＳ２
１がオンし、正相ビット線ＢＬａ上の“０”が該ＮＭＯ
Ｓ２１を介してノードＮ２１へ送られる。ノードＮ２１
が“０”になると、セルフラッチ回路２２のＰＭＯＳ２
２ｂがオンし、ＮＭＯＳ２２ａがオフする。ＰＭＯＳ２
２ｂがオンすると、ノードＮ２１がグランドＧＮＤと導
通するため、該ノードＮ２１に“０”が保持される。図
４の保持特性に示すように、メモリセル２０−１内のノ
ードＮ２１の電位がリーク電流等によって少し変動して
も、“１”保持のときはＮＭＯＳ２２ａの閾値電圧
Ｖtn、“０”保持のときはＰＭＯＳ２２ｂの閾値電圧Ｖ
tpのそれぞれの１／２・Ｖccよりの差以上の変動でなけ
れば、正電源電位ＶccあるいはグランドＧＮＤからの再
充電により、電位を回復する。また、セルフラッチ回路
２２内のＮＭＯＳ２２ａまたはＰＭＯＳ２２ｂのいずれ
か一方がオフになっているため、正電源電位Ｖccとグラ
ンドＧＮＤ間に貫通電流が流れない。従って、メモリセ
ル２０−１，２０−２の保持特性は、従来のＳＲＡＭと
ほぼ同等の優れた特性が得られる。
【００２２】（２）読出し動作 例えば、メモリセル２０−１内のノードＮ２１に記憶さ
れたデータ“１”を読み出す場合、図示しないデコーダ
によってワード線ＷＬ１を“Ｌ”レベルから“Ｈ”レベ
ルにすると、該メモリ２０−１内のＮＭＯＳ２１がオン
する。すると、ノードＮ２１の“１”がＮＭＯＳ２１を
介して正相ビット線ＢＬａへ出力され、該正相ビット線
ＢＬａが１／２・ＶccレベルからＶccレベルへ上昇す
る。この際、メモリセル２０−１から逆相ビット線ＢＬ
ｂへ“１”が出力されないため、該逆相ビット線ＢＬｂ
が１／２・Ｖccレベルを保持する。その後、センスアン
プ活性化信号ＳＡＮが１／２・ＶccレベルからＧＮＤレ
ベルに立下ると共に、センスアンプ活性化信号ＳＡＰが
１／２・ＶccレベルからＶccレベルへ立上がり、Ｎ型セ
ンスアンプ３０及びＰ型センスアンプ４０が動作し、メ
モリセル２０−１のセル出力ΔＶI が増幅され、外部へ
出力される。
れたデータ“１”を読み出す場合、図示しないデコーダ
によってワード線ＷＬ１を“Ｌ”レベルから“Ｈ”レベ
ルにすると、該メモリ２０−１内のＮＭＯＳ２１がオン
する。すると、ノードＮ２１の“１”がＮＭＯＳ２１を
介して正相ビット線ＢＬａへ出力され、該正相ビット線
ＢＬａが１／２・ＶccレベルからＶccレベルへ上昇す
る。この際、メモリセル２０−１から逆相ビット線ＢＬ
ｂへ“１”が出力されないため、該逆相ビット線ＢＬｂ
が１／２・Ｖccレベルを保持する。その後、センスアン
プ活性化信号ＳＡＮが１／２・ＶccレベルからＧＮＤレ
ベルに立下ると共に、センスアンプ活性化信号ＳＡＰが
１／２・ＶccレベルからＶccレベルへ立上がり、Ｎ型セ
ンスアンプ３０及びＰ型センスアンプ４０が動作し、メ
モリセル２０−１のセル出力ΔＶI が増幅され、外部へ
出力される。
【００２３】また、メモリセル２０−１内のノードＮ２
１に記憶されたデータ“０”を読み出す場合、ワード線
ＷＬ１を“Ｌ”レベルから“Ｈ”レベルへ立上げる。す
ると、メモリセル２０−１内のＮＭＯＳ２１がオンし、
ノードＮ２１に保持された“０”が正相ビット線ＢＬａ
へ出力され、該正相ビット線ＢＬａが１／２Ｖccレベル
からＧＮＤレベルへ降下する。この際、メモリセル２０
−１の“０”は逆相ビット線ＢＬｂへ出力されないた
め、該逆相ビット線ＢＬｂが１／２・Ｖccレベルを保持
する。その後、センスアンプ活性化信号ＳＡＮ，ＳＡＰ
によってＮ型センスアンプ３０及びＰ型センスアンプ４
０が動作し、メモリセル２０−１のセル出力ΔＶI が増
幅され、外部へ出力される。
１に記憶されたデータ“０”を読み出す場合、ワード線
ＷＬ１を“Ｌ”レベルから“Ｈ”レベルへ立上げる。す
ると、メモリセル２０−１内のＮＭＯＳ２１がオンし、
ノードＮ２１に保持された“０”が正相ビット線ＢＬａ
へ出力され、該正相ビット線ＢＬａが１／２Ｖccレベル
からＧＮＤレベルへ降下する。この際、メモリセル２０
−１の“０”は逆相ビット線ＢＬｂへ出力されないた
め、該逆相ビット線ＢＬｂが１／２・Ｖccレベルを保持
する。その後、センスアンプ活性化信号ＳＡＮ，ＳＡＰ
によってＮ型センスアンプ３０及びＰ型センスアンプ４
０が動作し、メモリセル２０−１のセル出力ΔＶI が増
幅され、外部へ出力される。
【００２４】図５に示すように、読出し動作の場合、従
来のＳＲＡＭと異なり、メモリセル２０−１から逆相ビ
ット線ＢＬｂへ記憶データが出力されないため、該逆相
ビット線ＢＬｂが１／２・Ｖccレベルを保持する。その
ため、逆相ビット線ＢＬｂの電位を、メモリセル２０−
１に書込まれたデータと反対の電位にラッチするための
センスアンプ３０，４０が必要となる。しかし、従来の
ＤＲＡＭのセル出力ΔＶD と比べ、メモリセル２０−１
のセル出力ΔＶI が大きいため、センスアンプ３０，４
０の感度は従来のＤＲＡＭのようにそれほど高くなくて
もよい。
来のＳＲＡＭと異なり、メモリセル２０−１から逆相ビ
ット線ＢＬｂへ記憶データが出力されないため、該逆相
ビット線ＢＬｂが１／２・Ｖccレベルを保持する。その
ため、逆相ビット線ＢＬｂの電位を、メモリセル２０−
１に書込まれたデータと反対の電位にラッチするための
センスアンプ３０，４０が必要となる。しかし、従来の
ＤＲＡＭのセル出力ΔＶD と比べ、メモリセル２０−１
のセル出力ΔＶI が大きいため、センスアンプ３０，４
０の感度は従来のＤＲＡＭのようにそれほど高くなくて
もよい。
【００２５】以上のように、この第１の実施例では、各
メモリセル２０−１，２０−２を、転送用ＮＭＯＳ１と
セルフラッチ回路２２とでそれぞれ構成したので、従来
のＳＲＡＭメモリセルとほぼ同様に信号の保持特性がよ
く、しかも読出し時のセル出力ΔＶI が従来のＤＲＡＭ
メモリセルのセル出力ΔＶD よりも大きくなる。従っ
て、低消費電力、高速動作、及び高集積化が可能とな
る。特に、低電圧動作時の特性は、従来のＤＲＡＭメモ
リセルに比べて格段に向上する。
メモリセル２０−１，２０−２を、転送用ＮＭＯＳ１と
セルフラッチ回路２２とでそれぞれ構成したので、従来
のＳＲＡＭメモリセルとほぼ同様に信号の保持特性がよ
く、しかも読出し時のセル出力ΔＶI が従来のＤＲＡＭ
メモリセルのセル出力ΔＶD よりも大きくなる。従っ
て、低消費電力、高速動作、及び高集積化が可能とな
る。特に、低電圧動作時の特性は、従来のＤＲＡＭメモ
リセルに比べて格段に向上する。
【００２６】第２の実施例 図６は、本発明の第２の実施例を示す半導体記憶装置の
要部の回路図であり、第１の実施例を示す図１中の要素
と共通の要素には共通の符号が付されている。この半導
体記憶装置では、図１のメモリセル２０−１，２０−２
に代えて、回路構成の異なるメモリセル２０Ａ−１，２
０Ａ−２が設けられている。さらに、ワード線ＷＬ１に
対応する偶数のダミーワード線ＤＷＬ１と、ワード線Ｗ
Ｌ２に対応する奇数のダミーワード線ＤＷＬ２とが設け
られ、そのダミーワード線ＤＷＬ１と逆相ビット線ＢＬ
ｂとの間にキャパシタ５１が接続されると共に、ダミー
ワード線ＤＷＬ２と正相ビット線ＢＬａとの間にキャパ
シタ５２が接続されている。各メモリセル２０Ａ−１，
２０Ａ−２が図１のメモリセル２０−１，２０−２と異
なる点は、図１のＰＭＯＳ２２ｂに代えて高抵抗値の抵
抗２２ｃが設けられ、該抵抗２２ｃとＮＭＯＳ２２ａと
でセルフラッチ回路２２Ａが構成されている点である。
抵抗２２ｃは、ノードＮ２１とグランドＧＮＤ（または
負電源電位Ｖbb）との間に接続され、例えばＰＮ接合の
逆バイアス時のリーク電流特性を用いて構成されてい
る。図７は図６の半導体記憶装置の読出し波形図であ
り、この図を参照しつつ、図６の書込み動作（１）と読
出し動作（２）を説明する。
要部の回路図であり、第１の実施例を示す図１中の要素
と共通の要素には共通の符号が付されている。この半導
体記憶装置では、図１のメモリセル２０−１，２０−２
に代えて、回路構成の異なるメモリセル２０Ａ−１，２
０Ａ−２が設けられている。さらに、ワード線ＷＬ１に
対応する偶数のダミーワード線ＤＷＬ１と、ワード線Ｗ
Ｌ２に対応する奇数のダミーワード線ＤＷＬ２とが設け
られ、そのダミーワード線ＤＷＬ１と逆相ビット線ＢＬ
ｂとの間にキャパシタ５１が接続されると共に、ダミー
ワード線ＤＷＬ２と正相ビット線ＢＬａとの間にキャパ
シタ５２が接続されている。各メモリセル２０Ａ−１，
２０Ａ−２が図１のメモリセル２０−１，２０−２と異
なる点は、図１のＰＭＯＳ２２ｂに代えて高抵抗値の抵
抗２２ｃが設けられ、該抵抗２２ｃとＮＭＯＳ２２ａと
でセルフラッチ回路２２Ａが構成されている点である。
抵抗２２ｃは、ノードＮ２１とグランドＧＮＤ（または
負電源電位Ｖbb）との間に接続され、例えばＰＮ接合の
逆バイアス時のリーク電流特性を用いて構成されてい
る。図７は図６の半導体記憶装置の読出し波形図であ
り、この図を参照しつつ、図６の書込み動作（１）と読
出し動作（２）を説明する。
【００２７】（１）書込み動作 例えば、メモリセル２０Ａ−１内のノードＮ２１にデー
タ“１”を書込む場合、正相ビット線ＢＬａに“１”を
入力し、図示しないデコーダによってワード線ＷＬ１を
“Ｌ”レベル（＝ＧＮＤ）から“Ｈ”レベル（＝Ｖcc）
へ立上げる。ワード線ＷＬ１が“Ｈ”レベルなると、メ
モリセル２０Ａ−１内のＮＭＯＳ２１がオンし、正相ビ
ット線ＢＬａ上の“１”が該ＮＭＯＳ２１を介してノー
ドＮ２１へ送られる。ノードＮ２１が“１”になると、
ＮＭＯＳ２２ａがオンし、該ＮＭＯＳ２２ａを介してノ
ードＮ２１が正電源電位Ｖccで充電され、該ノードＮ２
１が“１”を保持する。
タ“１”を書込む場合、正相ビット線ＢＬａに“１”を
入力し、図示しないデコーダによってワード線ＷＬ１を
“Ｌ”レベル（＝ＧＮＤ）から“Ｈ”レベル（＝Ｖcc）
へ立上げる。ワード線ＷＬ１が“Ｈ”レベルなると、メ
モリセル２０Ａ−１内のＮＭＯＳ２１がオンし、正相ビ
ット線ＢＬａ上の“１”が該ＮＭＯＳ２１を介してノー
ドＮ２１へ送られる。ノードＮ２１が“１”になると、
ＮＭＯＳ２２ａがオンし、該ＮＭＯＳ２２ａを介してノ
ードＮ２１が正電源電位Ｖccで充電され、該ノードＮ２
１が“１”を保持する。
【００２８】また、メモリセル２０Ａ−１にデータ
“０”を書込む場合、“０”を正相ビット線ＢＬａに入
力し、図示しないデコーダによってワード線ＷＬ１を
“Ｈ”レベルにする。すると、メモリセル２０Ａ−１内
のＮＭＯＳ２１がオンし、正相ビット線ＢＬａ上の
“０”が該ＮＭＯＳ２１を介してノードＮ２１へ送られ
る。ノードＮ２１が“０”になると、ＮＭＯＳ２２ａが
オフし、該ノードＮ２１が抵抗２２ｃを介してグランド
ＧＮＤ（または負電源電位Ｖbb）と導通するため、該ノ
ードＮ２１が“０”を保持する。本実施例のメモリセル
２０Ａ−１，２０Ａ−２内には、図１のＰＭＯＳ２２ｂ
に代えて抵抗２２ｃが設けられているが、図４に示すよ
うに、ＤＲＡＭの“０”保持特性が良好であるため、図
１のＰＭＯＳ２２ｂに代えて高抵抗値の抵抗２２ｃを設
けても、“０”保持が可能である。図１のＰＭＯＳ２２
ｂに代えて抵抗２２ｃを設けると、メモリセル２０Ａ−
１，２０Ａ−２の回路構成が簡単になる。この際、抵抗
２２ｃを、ＰＮ接合の逆バイアス時のリーク電流特性を
用いて構成すれば、より回路構成の簡単化が図れる。本
実施例の保持特性は、図４に示すように、“１”保持に
おいて第１の実施例とほぼと同様の特性が得られ、
“０”の保持においてＤＲＡＭと同等の保持特性が得ら
れる。
“０”を書込む場合、“０”を正相ビット線ＢＬａに入
力し、図示しないデコーダによってワード線ＷＬ１を
“Ｈ”レベルにする。すると、メモリセル２０Ａ−１内
のＮＭＯＳ２１がオンし、正相ビット線ＢＬａ上の
“０”が該ＮＭＯＳ２１を介してノードＮ２１へ送られ
る。ノードＮ２１が“０”になると、ＮＭＯＳ２２ａが
オフし、該ノードＮ２１が抵抗２２ｃを介してグランド
ＧＮＤ（または負電源電位Ｖbb）と導通するため、該ノ
ードＮ２１が“０”を保持する。本実施例のメモリセル
２０Ａ−１，２０Ａ−２内には、図１のＰＭＯＳ２２ｂ
に代えて抵抗２２ｃが設けられているが、図４に示すよ
うに、ＤＲＡＭの“０”保持特性が良好であるため、図
１のＰＭＯＳ２２ｂに代えて高抵抗値の抵抗２２ｃを設
けても、“０”保持が可能である。図１のＰＭＯＳ２２
ｂに代えて抵抗２２ｃを設けると、メモリセル２０Ａ−
１，２０Ａ−２の回路構成が簡単になる。この際、抵抗
２２ｃを、ＰＮ接合の逆バイアス時のリーク電流特性を
用いて構成すれば、より回路構成の簡単化が図れる。本
実施例の保持特性は、図４に示すように、“１”保持に
おいて第１の実施例とほぼと同様の特性が得られ、
“０”の保持においてＤＲＡＭと同等の保持特性が得ら
れる。
【００２９】（２）読出し動作 例えば、メモリセル２０Ａ−１内に記憶されたデータ
“１”を読み出す場合、図示しないデコーダによってワ
ード線ＷＬ１を“Ｌ”レベル（＝ＧＮＤ）から“Ｈ”レ
ベル（＝Ｖcc）へ立上げると、該メモリセル２０Ａ−１
内のＮＭＯＳ２１がオンし、ノードＮ２１に記憶された
“１”が該ＮＭＯＳＮ２１を介して正相ビット線ＢＬａ
へ出力される。すると、第１の実施例と同様に、１／２
・Ｖccレベルの正相ビット線ＢＬａの電位が上昇してい
く。この際、メモリセル２０Ａ−１内の記憶データ
“１”は逆相ビット線ＢＬｂ側へ出力されないため、該
逆相ビット線ＢＬｂの電位が１／２・Ｖccレベルを保持
する。その後、センスアンプ活性化信号ＳＡＮが１／２
・ＶccレベルからＧＮＤレベルへ立下ると共に、センス
アンプ活性化信号ＳＡＰが１／２・ＶccレベルからＶcc
レベルへ立上がり、センスアンプ３０，４０が動作して
正相ビット線ＢＬａと逆相ビット線ＢＬｂ間の電位差が
増幅され、外部へ出力される。
“１”を読み出す場合、図示しないデコーダによってワ
ード線ＷＬ１を“Ｌ”レベル（＝ＧＮＤ）から“Ｈ”レ
ベル（＝Ｖcc）へ立上げると、該メモリセル２０Ａ−１
内のＮＭＯＳ２１がオンし、ノードＮ２１に記憶された
“１”が該ＮＭＯＳＮ２１を介して正相ビット線ＢＬａ
へ出力される。すると、第１の実施例と同様に、１／２
・Ｖccレベルの正相ビット線ＢＬａの電位が上昇してい
く。この際、メモリセル２０Ａ−１内の記憶データ
“１”は逆相ビット線ＢＬｂ側へ出力されないため、該
逆相ビット線ＢＬｂの電位が１／２・Ｖccレベルを保持
する。その後、センスアンプ活性化信号ＳＡＮが１／２
・ＶccレベルからＧＮＤレベルへ立下ると共に、センス
アンプ活性化信号ＳＡＰが１／２・ＶccレベルからＶcc
レベルへ立上がり、センスアンプ３０，４０が動作して
正相ビット線ＢＬａと逆相ビット線ＢＬｂ間の電位差が
増幅され、外部へ出力される。
【００３０】また、メモリセル２０Ａ−１内に記憶され
たデータ“０”を読み出す場合、ワード線ＷＬ１を
“Ｌ”レベルから“Ｈ”レベルにすると、該メモリセル
２０Ａ−１内のＮＭＯＳ２１がオンし、ノードＮ２１に
保持された“０”が該ＮＭＯＳ２１を介して正相ビット
線ＢＬａへ出力される。これにより、正相ビット線ＢＬ
ａの電位は、１／２・Ｖccレベルから低下していく。こ
の際、メモリセル２０Ａ−１に記憶された“０”は逆相
ビット線ＢＬｂ側へ出力されないため、該逆相ビット線
ＢＬｂの電位が１／２・Ｖccレベルのまま保持される。
“０”の読出し動作では、従来のＤＲＡＭと同様に、正
相ビット線ＢＬａと逆相ビット線ＢＬｂ間の電位差が微
小である。そのため、センスアンプ活性化信号ＳＡＮ，
ＳＡＰによってセンスアンプ３０，４０が動作し、正相
ビット線ＢＬａと逆相ビット線ＢＬｂ間の微小な電位差
が増幅され、外部へ出力される。ここで、“０”の読出
し時には、ＤＲＡＭと同様に、正相ビット線ＢＬａと逆
相ビット線ＢＬｂ間の電位差が微小であるため、センス
アンプ３０，４０によるセンス動作が困難になるおそれ
がある。しかし、正相ビット線ＢＬａと逆相ビット線Ｂ
Ｌｂ間の電位差が微小な場合は、読出しデータが“０”
のときなので、例えば図７に示すように、ダミーワード
線ＤＷＬ１を“Ｌ”レベル（＝ＧＮＤ）から“Ｈ”レベ
ル（＝Ｖcc）へ立上げ、キャパシタ５１を介して強制的
に逆相ビット線ＢＬｂへ“１”信号を入力する。これに
より、センスアンプ３０，４０でのセンス動作を容易に
行わせることができる。ダミーワード線ＤＷＬ１とのカ
ップリングを用いて逆相ビット線ＢＬｂに“１”信号を
入力する手段は、読出しデータが“１”のときには必要
なく、読出しデータが“０”の時に必要となる。そのた
め、読出しデータが“１”であるときと“０”であると
きを判別した後に、該逆相ビット線ＢＬｂに“１”信号
を入力することが必要となる。しかし、読出しデータが
“１”であるときと“０”であるときを判別した後に逆
相ビット線ＢＬｂに“１”信号を入力することは、動作
速度的に不利である。そこで、例えば、信号レベルを
“３／４”とすることで、“１”読出しの際には正相ビ
ット線ＢＬａと逆相ビット線ＢＬｂの電位差が１／４、
“０”読出しの際には“−１／４”とすることで、読出
し動作の高速化が可能となる。なお、このときの信号レ
ベル“３／４”は、±２０％程度変動しても、何等影響
がない。
たデータ“０”を読み出す場合、ワード線ＷＬ１を
“Ｌ”レベルから“Ｈ”レベルにすると、該メモリセル
２０Ａ−１内のＮＭＯＳ２１がオンし、ノードＮ２１に
保持された“０”が該ＮＭＯＳ２１を介して正相ビット
線ＢＬａへ出力される。これにより、正相ビット線ＢＬ
ａの電位は、１／２・Ｖccレベルから低下していく。こ
の際、メモリセル２０Ａ−１に記憶された“０”は逆相
ビット線ＢＬｂ側へ出力されないため、該逆相ビット線
ＢＬｂの電位が１／２・Ｖccレベルのまま保持される。
“０”の読出し動作では、従来のＤＲＡＭと同様に、正
相ビット線ＢＬａと逆相ビット線ＢＬｂ間の電位差が微
小である。そのため、センスアンプ活性化信号ＳＡＮ，
ＳＡＰによってセンスアンプ３０，４０が動作し、正相
ビット線ＢＬａと逆相ビット線ＢＬｂ間の微小な電位差
が増幅され、外部へ出力される。ここで、“０”の読出
し時には、ＤＲＡＭと同様に、正相ビット線ＢＬａと逆
相ビット線ＢＬｂ間の電位差が微小であるため、センス
アンプ３０，４０によるセンス動作が困難になるおそれ
がある。しかし、正相ビット線ＢＬａと逆相ビット線Ｂ
Ｌｂ間の電位差が微小な場合は、読出しデータが“０”
のときなので、例えば図７に示すように、ダミーワード
線ＤＷＬ１を“Ｌ”レベル（＝ＧＮＤ）から“Ｈ”レベ
ル（＝Ｖcc）へ立上げ、キャパシタ５１を介して強制的
に逆相ビット線ＢＬｂへ“１”信号を入力する。これに
より、センスアンプ３０，４０でのセンス動作を容易に
行わせることができる。ダミーワード線ＤＷＬ１とのカ
ップリングを用いて逆相ビット線ＢＬｂに“１”信号を
入力する手段は、読出しデータが“１”のときには必要
なく、読出しデータが“０”の時に必要となる。そのた
め、読出しデータが“１”であるときと“０”であると
きを判別した後に、該逆相ビット線ＢＬｂに“１”信号
を入力することが必要となる。しかし、読出しデータが
“１”であるときと“０”であるときを判別した後に逆
相ビット線ＢＬｂに“１”信号を入力することは、動作
速度的に不利である。そこで、例えば、信号レベルを
“３／４”とすることで、“１”読出しの際には正相ビ
ット線ＢＬａと逆相ビット線ＢＬｂの電位差が１／４、
“０”読出しの際には“−１／４”とすることで、読出
し動作の高速化が可能となる。なお、このときの信号レ
ベル“３／４”は、±２０％程度変動しても、何等影響
がない。
【００３１】以上のように、この第２の実施例では、従
来のＤＲＡＭに比べて信号の保持特性がよく、読出し信
号が大きいので、低消費電力、高速動作、及び高集積化
が可能となる。なお、本発明は上記実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。 （ａ） 図１及び図６において、セルフラッチ回路２
２，２２Ａを構成するＮＭＯＳ２２ａ及びＰＭＯＳ２２
ｂをＴＦＴで構成すれば、上方向に積層構造にすること
が可能となり、平面寸法を縮小化できる。 （ｂ） 図６において、ダミーワード線ＤＷＬ１，ＤＷ
Ｌ２を省略してもよい。このようにしても、従来のＤＲ
ＡＭよりは信号の保持特性が優れる。 （ｃ） 図１及び図６のセンスアンプ３０，４０は、他
のトランジスタ構成にしてもよい。
来のＤＲＡＭに比べて信号の保持特性がよく、読出し信
号が大きいので、低消費電力、高速動作、及び高集積化
が可能となる。なお、本発明は上記実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。 （ａ） 図１及び図６において、セルフラッチ回路２
２，２２Ａを構成するＮＭＯＳ２２ａ及びＰＭＯＳ２２
ｂをＴＦＴで構成すれば、上方向に積層構造にすること
が可能となり、平面寸法を縮小化できる。 （ｂ） 図６において、ダミーワード線ＤＷＬ１，ＤＷ
Ｌ２を省略してもよい。このようにしても、従来のＤＲ
ＡＭよりは信号の保持特性が優れる。 （ｃ） 図１及び図６のセンスアンプ３０，４０は、他
のトランジスタ構成にしてもよい。
【００３２】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、メモリセルを転送用のＮＭＯＳとデータ保持
用のセルフラッチ回路とで構成したので、信号の保持特
性がよく、読出し信号が大きくなり、低消費電力、高速
動作、及び高集積化が可能となる。特に、低電圧動作時
の特性は、従来のＤＲＡＭに比べて格段に向上する。第
２の発明では、セルフラッチ回路をＮＭＯＳと抵抗とで
構成したので、第１の発明よりも該セルフラッチ回路の
回路構成が簡単になる。第３の発明によれば、セルフラ
ッチ回路を構成するＭＯＳトランジスタをＴＦＴで形成
したので、上方向に積層構造にすることが可能となり、
メモリセルの平面寸法をより縮小化できる。第４の発明
によれば、セルフラッチ回路を構成する抵抗を、ＰＮ接
合の逆バイアス時のリーク電流により形成するようにし
たので、該セルフラッチ回路の回路構成をより簡単化で
きる。第５の発明によれば、１／２・Ｖccプリチャージ
方式において、逆相ビット線の電位を、ダミーワード線
とのカップリングによって電位３／４・Ｖcc±２０％に
設定する構成にしたので、読出し信号が“１”かあるい
は“０”であるかを判定する必要がなく、読出し動作の
高速化が可能となる。
によれば、メモリセルを転送用のＮＭＯＳとデータ保持
用のセルフラッチ回路とで構成したので、信号の保持特
性がよく、読出し信号が大きくなり、低消費電力、高速
動作、及び高集積化が可能となる。特に、低電圧動作時
の特性は、従来のＤＲＡＭに比べて格段に向上する。第
２の発明では、セルフラッチ回路をＮＭＯＳと抵抗とで
構成したので、第１の発明よりも該セルフラッチ回路の
回路構成が簡単になる。第３の発明によれば、セルフラ
ッチ回路を構成するＭＯＳトランジスタをＴＦＴで形成
したので、上方向に積層構造にすることが可能となり、
メモリセルの平面寸法をより縮小化できる。第４の発明
によれば、セルフラッチ回路を構成する抵抗を、ＰＮ接
合の逆バイアス時のリーク電流により形成するようにし
たので、該セルフラッチ回路の回路構成をより簡単化で
きる。第５の発明によれば、１／２・Ｖccプリチャージ
方式において、逆相ビット線の電位を、ダミーワード線
とのカップリングによって電位３／４・Ｖcc±２０％に
設定する構成にしたので、読出し信号が“１”かあるい
は“０”であるかを判定する必要がなく、読出し動作の
高速化が可能となる。
【図１】本発明の第１の実施例を示す半導体記憶装置の
要部の回路図である。
要部の回路図である。
【図２】従来のＳＲＡＭのメモリセルの回路図である。
【図３】従来のＤＲＡＭのメモリセルの回路図である。
【図４】従来のＳＲＡＭ及びＤＲＡＭと第１の実施例と
の保持特性を示す図である。
の保持特性を示す図である。
【図５】従来のＳＲＡＭ及びＤＲＡＭと第１の実施例と
の読出し波形を示す図である。
の読出し波形を示す図である。
【図６】本発明の第２の実施例を示す半導体記憶装置の
要部の回路図である。
要部の回路図である。
【図７】図６の読出し波形を示す図である。
２０−１，２０−２，２０Ａ−１，２０Ａ−２ メモリ
セル ２１ ＮＭＯ
Ｓ ２２，２２Ａ セルフ
ラッチ回路 ２２ａ ＮＭＯ
Ｓ ２２ｂ ＰＭＯ
Ｓ ２２ｃ 抵抗 ３０ Ｎ型セ
ンスアンプ ４０ Ｐ型セ
ンスアンプ ５１，５２ キャパ
シタ ＢＬａ 正相ビ
ット線 ＢＬｂ 逆相ビ
ット線 ＤＷＬ１，ＤＷＬ２ ダミー
ワード線 ＳＡＮ，ＳＡＰ センス
アンプ活性化信号 Ｖcc 正電源
電位 Ｖbb 負電源
電位 ＷＬ１，ＷＬ２ ワード
線
セル ２１ ＮＭＯ
Ｓ ２２，２２Ａ セルフ
ラッチ回路 ２２ａ ＮＭＯ
Ｓ ２２ｂ ＰＭＯ
Ｓ ２２ｃ 抵抗 ３０ Ｎ型セ
ンスアンプ ４０ Ｐ型セ
ンスアンプ ５１，５２ キャパ
シタ ＢＬａ 正相ビ
ット線 ＢＬｂ 逆相ビ
ット線 ＤＷＬ１，ＤＷＬ２ ダミー
ワード線 ＳＡＮ，ＳＡＰ センス
アンプ活性化信号 Ｖcc 正電源
電位 Ｖbb 負電源
電位 ＷＬ１，ＷＬ２ ワード
線
Claims (5)
- 【請求項１】 複数のビット線対及び複数のワード線の
各交差箇所に接続されたメモリセルがマトリクス状に配
列された半導体記憶装置において、 前記メモリセルは、 ソースとドレインのいずれか一方が前記ビット線に、い
ずれか他方がノードにそれぞれ接続され、ゲートが前記
ワード線に接続された転送用のＮチャネル型ＭＯＳトラ
ンジスタと、 前記ノードに接続された情報保持用のセルフラッチ回路
とを備え、 前記セルフラッチ回路は、 ソースとドレインのいずれか一方が正電源電位Ｖccに、
いずれか他方とゲートが前記ノードに接続されたＮチャ
ネル型ＭＯＳトランジスタと、 ソースとドレインのいずれか一方がグランドＧＮＤまた
は負電源電位Ｖbbに、いずれか他方とゲートが前記ノー
ドに接続されたＰチャネル型ＭＯＳトランジスタとで、 構成したことを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 前記セルフラッチ回路は、前記Ｐチャネル型ＭＯＳトラ
ンジスタに代えて、一端がグランドＧＮＤまたは負電源
電位Ｖbbに、他端が前記ノードにそれぞれ接続された抵
抗で、 構成したことを特徴とする半導体記憶装置。 - 【請求項３】 請求項１または２記載の半導体記憶装置
において、 前記セルフラッチ回路を構成するＭＯＳトランジスタ
は、薄膜トランジスタで構成したことを特徴とする半導
体記憶装置。 - 【請求項４】 請求項２記載の半導体記憶装置におい
て、 前記抵抗は、ＰＮ接合の逆バイアス時のリーク電流によ
り形成したことを特徴とする半導体記憶装置。 - 【請求項５】 請求項２記載の半導体記憶装置におい
て、 前記各ビット線対を構成する相補的な正相ビット線及び
逆相ビット線を電位１／２・Ｖccにプリチャージし、動
作時に前記逆相ビット線を、ダミーワード線とのカップ
リングによって電位３／４・Ｖcc±２０％に設定する構
成にしたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4205526A JPH0652683A (ja) | 1992-07-31 | 1992-07-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4205526A JPH0652683A (ja) | 1992-07-31 | 1992-07-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652683A true JPH0652683A (ja) | 1994-02-25 |
Family
ID=16508348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4205526A Withdrawn JPH0652683A (ja) | 1992-07-31 | 1992-07-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652683A (ja) |
-
1992
- 1992-07-31 JP JP4205526A patent/JPH0652683A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |