DE2621654B2 - Speicheranordnung mit Feldeffekt- Transistoren - Google Patents

Description

Die Erfindung betrifft eine Speicheranordnung mit in einem Halbleitersubstrat ausgebildeten Speicherzellen, die jeweils aus vier Feldeffekt-Transistoren bestehen, von denen nach Art eines Flipflops zwei sog. Speichertransistoren miteinander über Kreuz gekoppelt sind und die beiden übrigen Transistoren je im Lastzweig eines Speichertransistors und in der Verbindung zur jeweiligen Bitleitung liegen, wobei je eine derartige Speicherzelle am Kreuzungspunkt einer von zeilenweise parallel zueinander vorgesehenen Wortleitungen mit einem Paar von mehreren spaltenweise parallel zueinander vorgesehenen Bitleitungen angeordnet und über Wort- und Bit-Auswahleinrichtungen selektierbar ist.

Aus der US-Patentschrift 35 41 530 ist eine Speicheranordnung mit aus vier Feldeffekt-Transistoren aufgebauten Speicherzellen bekannt. Derartige Vier-FET-Speicherzellen sind normalerweise nicht gleichstromstabii und erfordern deshalb periodisch oder jedenfalls in bestimmten Zeitabständen einen Auffrischvorgang, um einen Verlust der Speicherinformation zu verhindern. Es wurden zwar zahlreiche Auffrisch-Techniken in diesem Zusammenhang entwickelt, Speicher mit gleichstromstabiler Betriebscharakteristik sind gleichwohl demgegenüber in vieler Hinsicht im Vorteil und werden deshalb nach wie vor angestrebt.

In der älteren Patentanmeldung P 25 56 832.5 (DE-OS 25 56 832) wurde auch bereits für mit vier Feldeffekt-Transistoren aufgebaute Speicherzellen ein Vorschlag zur Ermöglichung eines statischen Betriebs gemacht, indem man über ein Zwischenpotential in bestimmten ίο Betriebsabschnitten die Lastelemente partiell leitend hält Dabei konnte jedoch nicht verhindert werden, daß zu bestimmten Zeitpunkten nichtausgewählte Speicherzellen momentan abgetrennt waren, und in diesen Zeiten auf ihr (meist kapazitiv bedingtes) Datenhaltevermögen ohne irgendwelche Stromzufuhr angewiesen waren. Dabei mußte sorgfältig darauf geachtet werden, daß durch diese Zeitabschnitte nicht die den Speicherzellen eigentümliche Haltezeit überschritten wird, weil damit ansonsten ein völliger Datenverlust verbunden war.

Aufgabe der Erfindung ist deshalb in erster Linie, eine aus vier Feldeffekt-Transistoren aufgebaute Speicherzelle bzw. eine derartige Speicheranordnung anzugeben, bei der diese Gefahr des Datenverlustes nicht mehr auftritt. Gelöst wird diese Aufgabe durch die Speicheranordnung der im Patentanspruch 1 gekennzeichneten Art. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet. Die Erfindung wird im folgenden anhand von Ausführungsbeispielen

jo unter Zuhilfenahme der Zeichnungen näher erläutert.

F i g. 1 und 2 jeweils ein schematisches Schaltbild der in einer Spalte angeordneten Speicherzellen nach zwei Ausführungsbeispielen der Erfindung und
F i g. 3 eine Reihe von Spannungsverläufen zur Erläuterung des Betriebs der Schaltungen nach den F i g. 1 und 2.

In Fig. 1 sind zur Erläuterung der Erfindung drei in einer Spalte angeordnete Speicherzellen gezeigt, wobei eine typische Speicherzelle vier Feldeffekt-Transistoren enthält, z. B. Qi, Q2, Q3 und <?4. Die Elemente in den übrigen Speicherzellen sind entsprechend mit QY ... bzw. QY' gekennzeichnet. Jeder dieser Feldeffekt-Transistoren hat zwei gesteuerte und eine steuernde Elektrode. Als gesteuerte Elektroden werden üblicherweise die Source- und Drain-Elektroden und als steuernde Elektrode die Gate-Elektrode anzusehen sein. Die Transistoren Q 3 und Q 4 sind hinsichtlich einer ihrer gesteuerten sowie ihrer steuernden Elektroden zu einer bekannten kreuzgekoppelten Anordnung verbunden. Die jeweils verbleibenden gesteuerten Elektroden liegen an einem festen Potential V3. Für die vorliegende Beschreibung eines Ausführungsbeispieles werden Feldeffekt-Transistoren vom n-Kanaltyp und als Spannung für Vi Massepotential angenommen. Die Transistoren Q l und Q2 sind Lastelemente, die jeweils zwischen die internen Zellknoten A und B und die zugehörige Bitleitung flO bzw. B\ eingefügt sind. Für den Fachmann ist klar, daß eine Vielzahl solcher Speicherzellen zu einer umfangreichen, z. B. matrixförmigen, Speicheranordnung zusammengefaßt werden können.

Jede solche Spalte von Speicherzellen hat ein Paar gemeinsamer Bitleitungs-Lastelemente QS und Q 6. Hinsichtlich ihrer der jeweiligen Bitleitung abgewandten gesteuerten Elektrode sind Q 5 und Q 6 miteinander verbunden und an eine Spannungsquelle Vt angeschlossen, die für das beschriebene Ausführungsbeispiel typisch etwa im Bereich von 5 bis 8,5 Volt liegt. Die Gate-Elektroden von Q5 und Q 6 sind ebenfalls

miteinander verbunden und an eine Spannung V2 angeschlossen, die im gewählten Beispiel etwa 8,5 V beträgt.

Um in eine der dargestellten Speicherzellen eine Information einzuschreiben, sind Torelemjnte in Form der Transistoren Ql und QB vorgesehen. Ql liegt zwischen der Bitleitung BLO und der Spannungsleitung für V4. Die Gate-Elektrode stellt den Eingang zum Schreiben einer »0« dar. QS ist zwischen die Bitleitung BL 1 und V4 eingeschaltet Die Gate-Elektrode stellt den Eingang zum Schreiben einer »1« dar. V4 wird im vorliegenden Beispiel auf etwa zwei Volt gehalten. Alle bisher beschriebenen Transistoren sind solche vom Anreicherungstyp (in der Figur mit E bezeichnet) mit Ausnahme der Lastelemente Q\ und Q 2, die vom Verarmungstyp sind (in der Figur mit D angedeutet). Durch Verwendung solcher Verarmungstyp-Elemente können die Wortleitungen WL auf den vollen unteren Potentialpegel gebracht werden, ohne damit die Lastelemente vom Verarmungstyp auszu.chalten und ohne den statischen Charakter der Vier-Transistor-Speicherzellen nachteilig zu beeinflussen.

Um Information aus einer der Speicherzellen in einem Lesevorgang auszulesen, ist ein Wechselspannungs- Leseverstärker für jede Zellenspalte vorgesehen. Unter einem solchen Leseverstärker ist ein Differenzverstärker zu verstehender in der Lage ist, Potentialänderungen (in Gegensatz zu konstanten Potentia pegeln) zu erfassen. Wie in Fig. 1 dargestellt, ist der Leseverstärker mit den Abfühlknotenpunkten Fund C jo gekoppelt. Der Knoten F ist seinerseits über den Kondensator Cl mit der Bitleitung BLO und der Knoten G über den Kondensator C2 mit der Bitleitung BL 1 verbunden. Somit können während des Lesezyklus kleine Potentialänderungen auf den Bitleitungen abgefühlt und den jeweiligen in den Speicherzellen gespeicherten Binärinformationen zugeordnet werden.

Das Ausführungsbeispiel von F i g. 2 ist im wesentlichen mit dem nach Fig. 1 gleich. Als Unterschied ist festzustellen, daO die Lastelemente Q 10 und Q 12 bzw. die diesen Elementen entsprechenden Transistoren in den weiter gezeigten Speicherzellen hier ebenfalls wie alle übrigen Transistoren der Anordnung vom Anreicherungstyp sind. Dadurch vereinfacht sich zwar die verfahrensmäßige Herstellung, wobei aber sichergestellt sein muß, daß das Potential V3 nicht auf Massepotential gebracht wird. Um in dem Ausführungsbeispiel nach Fig.2 den Charakter einer statischen Betriebsweise der Speicheranordnung zu erhalten, muß der untere Potentialwert von V3 auf einem Zwischenwert zwischen 0 und 8,5 Volt liegen, z. B. bei 2,5 Volt.

Das Breiten- zu Längenverhältnis W/L der Lastelemente kann über einen beträchtlichen Bereich veränderlich gewählt werden, je nach dem jeweiligen Kompromiß zwischen dem gewünschten Lesestrom, der zulässigen Verlustleistung sowie der Speicherzellenfläche. Das W/L-Verhältnis der Lastelerliente soll gegenüber dem der kreuzgekoppelten Elemente einerseits klein genug sein, um die Zellstabilität aufrecht zu erhalten, andererseits groß genug sein, um über die Lastelemente einen Schreibvorgang durch unterschiedliche Ströme zu ermöglichen. Eine mögliche Schaltungsauslegung könnte von einem W/L-Verhältnis von 1/10 für die Lastelemente und 1/1 für die kreuzgekoppelten Transistoren ausgehen. Wie bereits im Zusammenhang mit F i g. 1 festgestellt wurde, sind die in diesem Ausführungsbeispiel genannten Potentialpegel etc. unter der Annahme νοΛ n-K-anal Feldeffekttransistoren mit einer Schwellenspannung von etwa 0,7 Volt gedacht.

Im Zusammenhang mit den F i g. 1 und 2 soll im folgenden unter Zuhilfenahme von Fig.3 die Arbeitsweise nach der vorliegenden Erfindung näher beschrieben werden. Das soll für den in F i g. 2 dargestellten Fall geschehen, in dem alle Elemente vom Anreicherungstyp sind. Dabei soll zunächst der Ruhezustand betrachtet werden. Das ist der Zustand, wenn keine Speicherzelle selektiert bzw. ausgewählt ist. !n diesem Zustand sind die Gate-Elektroden (Knotenpunkte D, D', D") der Lasttransistoren an ein Potential von 2,5 Volt angeschlossen. Diese Spannung kann auf dem jeweiligen Halbleiterplättchen (Chip) von anderen vorhandenen Spannungen abgeleitet werden, da es praktisch zu keinem Stromfluß kommt Über die gemeinsamen Bitleitungs-Lastelemente Q5 und <?6 werden die Bitieitungen auf eine Spannung oberhalb 4 Volt vorgespannt. Die tatsächliche Spannung der Bitleitungen hängt ab von den Potentialen Vl und V2, der Impedanz der Elemente Q5 und Q 6 sowie dem Zustand der mit dem jeweiligen Bitleitungspaar zusammenhängenden Speicherzellen.

Wird beispielsweise angenommen, daß 32 Speicherzellen sich in die gemeinsamen Lastelemente Q5 und Q fs teilen, tritt die höchste Bitleitungs-Vorspannung auf, wenn sich alle 32 Speicherzellen in einem Zustand befinden, der keinen über die Bitleitung und das zugehörige gemeinsame Lastelement zuzuführenden Laststrom bewirkt. Die minimale Bitleitungs-Vorspannung tritt auf, wenn sich alle 32 Speicherzellen in einem Zustand befinden, daß 32 Lastströme über die Bitleitung und das zugehörige gemeinsame Lastelement zugeführt werden müssen. Somit wird die Bitleitungs-Vorspannung in Abhängigkeit von der Anzahl der an einem Bitleitungspaar hängenden Speicherzellen mit entsprechenden Speicherzuständen zwischen den oben beschriebenen Minimal- und Maximalwerten bleiben.

Mit den beschriebenen Bitleitungs-Ruhespannungen und einer Gate-Spannung der Lastelemente von etwa 2,5 Volt halten die Speicherzellen ihre Speicherinformation unbegrenzt aufrecht. Für einen Speicherzustand »0« bleibt das Potential am Knoten A (oder auch A' oder A ") unter der Schwellenspannung von Q4 (< 0,2 Volt) und hält diesen ausgeschaltet. Das Potential des Knotens B bleibt auf etwa 1,3 Volt, wodurch Q 3 leitend gehalten wird, weshalb der Knoten A auf weniger als 0,2 Volt bleibt. Für den Speicherzsutand »1« ist Q 3 nichtleitend und Q4 leitend.

Als nächstes soll ein Schreibvorgang betrachtet werden. Zum Einschreiben einer Speicherinformation in eine Speicherzelle bzw. zum Umschreiben einer Speicherzelle wird die Gate-Spannung der Lastelemente auf den oberen logischen Pegel, z. B. auf 8,5 Volt, angehoben, während eine Bitleitung auf dem unteren Spannungspegel von etwa 2 Volt gehalten wird, vgl. F i g. 3. Soll eine »0« eingeschrieben werden, wird die Wortleitung auf 8,5 Volt und die Bitleitung BL 0 über Ql auf 2 Volt gebracht. Unter der Annahme, daß die Wortleitung WL 1 selektiert ist, wird gleichzeitig die Bitleitung BL 1 auf etwa vier Volt gehalten, wodurch Q\2 noch stärker leitend wird. Der Strom durch das Lastelement Q 12 wird auf etwa den zehnfachen Wert gegenüber dem Ruhestrom erhöht und bewirkt ein Anheben der Spannung am Knoten B über die Sch«vellenspannung Qi hinaus. Damit beginnt ein Strom durch ζ)3 zu fließen, wodurch die Spannung am Knoten A absinkt und die Impedanz von Q4 zunimmt. Über eine solche Regeneration wird demzufolge der

Zustand der Speicherzelle zum Speicherzustand »0« geändert, bei dem der Knoten A auf etwa 0 Volt und B auf einem Potential oberhalb 1,3 Volt liegt.

Soll eine »1« eingeschrieben werden, wird die entgegengesetzte Bitleitung BL 1 übe: QS auf zwei Volt abgesenkt. Die Bitleitungen werden keinesfalls unter zwei Volt abgesenkt, um nicht mit der Bitleitung zusammenhängende unselektierte Speicherzellen zu stören. Solange die Bitleitungen auf einer Spannung gehalten werden (etwa zwei Volt), die ausreicht, die Lasttransistoren Q\ und Q2 der unselektierten Speicherzellen im Pinch-off-Bereich (Sättigungsbereich) zu halten, bleiben die Spannungen an den internen Zellknoten A und S selbst während einer Schreiboperation relativ zum Ruhezustand ungeändert. Die unselektierten Speicherzellen entlang einer Wortleitung bleiben während einer Schreiboperation unbeeinflußt, da ihre Bitleitungen potentialmäßig relativ ausgeglichen sind und für sie eher der Zustand beim Lesebetrieb, der im folgenden beschrieben werden soll, vorliegt.

Es soll nun ein Lesevorgang betrachtet werden. Dazu werden die ausgewählte Vorrichtung (z. B. WL 1) und der zugehörige Knotenpunkt der Lastelemente D der selektierten Zelle potentialmäßig auf etwa 8,5 Volt angehoben, während die als Torelemente dienenden Transistoren Q7 und QS nichtleitend gehalten werden. Der erhöhte Laststrom durch den leitenden Teil der ausgewählten Speicherzelle und der zusätzliche Spannungsabfall in den gemeinsamen Bitleitungs-Lastelementen Q 5 oder Q 6 (je nachdem, ob eine »0« oder »1« gespeichert war) wird wechselspannungsmäßig über die Kopplungskondensatoren Cl oder C2 auf die Abfühlknoten F und C gekoppelt und dort differenzmäßig erfaßt. Die gemeinsamen Lastelemente <?5und ζ) 6 sind typisch so ausgelegt, daß sich für einen Lesestrom von etwa 50 uA eine zusätzliche Spannungsabsenkung von etwa 0,5 Volt einstellt. Beim Schaltungsentwurf muß ebenfalls sichergestellt sein, daß für einen ungestörten Lesevorgang das Potential der Bitleitungen gegenüber dem Zustand mit vollem bzw. gar keinem Laststrom genügend sorgfältig ausgeglichen ist.

Im Zusammenhang mit der Betrachtung von Fig. 3 soll noch einmal auf die Schaltung in Fig. 1 zurückgegangen werden, in der die Lastelemente als Verar mungstyp-Transistoren mit'Schwellenspannungen von etwa 1,5 bis 2 Volt angenommen sind. Die oben gegebene Beschreibung der Arbeitsweise von Fig. 2 läßt sich bis auf die im folgenden beschriebene > Ausnahme auch auf die Schaltung nach Fig. 1 anwenden. Dort kann lediglich das Potential der Wortleitung WL bis auf 0 Volt während des Ruhezustandes abgesenkt werden, was in Fig. 3 in unterbrochenen Linien angedeutet ist. Darin ist ein

i.i vorteilhafter Gesichtspunkt bei der Verwendung von Lastelementen vom Verarmungstpy zu sehen. Es ist festzustellen, daß bei einigen Anwendungen Ableitströme von der Bitleitung nach Masse vorgesehen werden können, was von der verfügbaren Erholzeit für die

li Kondensatoren Ct und C2 abhängt, wenn ein Abfühlsystem an den Knoten Fund C benutzt wird, bei dem nach Abschluß eines Lesevorgangs eine positive Einkopplung auf die unbelastete Bitleitung vorgenommen wird.

Im folgenden seien noch einmal die mit der erfindungsgemäß ausgebildeten und betriebenen Speicherzelle erzielbaren Vorteile festgehalten. Da während eines Lese- oder Schreibvorgangs nur relativ geringe Potentialübergänge der Bitleitung vorkommen und die unselektierten Wortleitungen statisch potentialmäßig festgehalten werden, treten nur unbedeutende kapazitive Koppeleffekte zum (Silizium)-Halbleitersubstrat auf. Die bei diesen Obergängen auftretende Verlustleistung wird aus denselben Gründen reduziert.

i» Da die Bitleitungen nicht auf 0 Volt abgesenkt werden, ist auch nur eine geringere Empfindlichkeit der internen Zellknoten hinsichtlich Oberflächenleckstromeffekte zu befürchten. Wegen der benutzten geringen Abfühlsignale ist auch eine höhere Toleranz gegenüber Bitleitungsleckströmen möglich. Schließlich ist zu wiederholen, daß entsprechend gleichstromstabilen Speicherzellen auch hier keine Regeneration bzw. kein Auffrischen der Speicherinformation erforderlich ist. Da nur vier Transistoren für eine Speicherzelle nötig sind,

to läßt sich eine insgesamt kleine Speicherzelle mit hoher möglicher Packungsdichte für eine integrierte Halbleiterausführung in einem gemeinsamen Halbleitersubstrat erzielen.

Hierzu 3 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Speicheranordnung mit in einem Halbleitersubstrat ausgebildeten Speicherzellen, die jeweils aus vier Feldeffekt-Transistoren bestehen, von denen nach Art eines Flipflops zwei sog. Speichertransistoren miteinander über Kreuz gekoppelt sind und die beiden übrigen Transistoren je im Lastzweig eines Speichertransistors und in der Verbindung zur jeweiligen Bitleitung liegen, wobei je eine derartige Speicherzelle am Kreuzungspunkt einer von mehreren zeilenweise parallel zueinander vorgesehenen Wortleitungen mit einem Paar von mehreren spaltenweise parallel zueinander vorgesehenen Bitleitungen angeordnet und über Wort- und Bit-Auswahleinrichtungen selektierbar ist, dadurch gekennzeichnet, daß zum an sich bekannten statischen Betrieb der Speicherzelle(n) für die den Leitzustand der Speicher-Lasttransistoren bestimmenden Wort- und Bitleitungspotentiale lediglich jeweils zwei diskrete dem Auswahl- bzw. dem Ruhezustand zugeordnete Potentiale vorgesehen sind, deren Minimalwert(e) noch über der Ausschaltschwelle der jeweiligen Lasttransistoren liegen.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Feldeffekt-Transistoren sämtlich vom Anreicherungstyp sind.

3. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Speichertransistoren vom Anreicherungstyp und die zugehörigen Lasttransistoren Feldeffekt-Transistoren vom Verarmungstyp sind.

4. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zwischen einem Bitleitungspaar ein Leseverstärker angeordnet ist, dessen Eingänge je über ein kapazitives Element mit der zugehörigen Bitleitung des Bitleitungspaares gekoppelt sind.

5. Speicher nach Anspruch 4, dadurch gekennzeichnet, daß der Leseverstärker ein Wechselspannungsverstärker ist.