DE2457921B1 - Verfahren und schaltungsanordnung zur erhoehung der schreibgeschwindigkeit in integrierten datenspeichern - Google Patents
Verfahren und schaltungsanordnung zur erhoehung der schreibgeschwindigkeit in integrierten datenspeichernInfo
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Description
Die Erfindung betrifft ein Verfahren nach dem Oberbegriff des Patentanspruchs 1 sowie eine Schaltungsanordnung
zur Durchführung des Verfahrens.
Eine derartige Speicheranordnung ist in der deutschen Patentschrift 15 24 873 und in der deutschen
Offenlegungsschrift 15 74 651 beschrieben. Die Wirkungsweise einer solchen Speicherzelle mit bipolaren
Transistoren ist in der erstgenannten Patentschrift ausführlich beschrieben. In einer solchen Speicherzelle
ist stets ein Transistor leitend, während der andere gesperrt ist. Im Ruhezustand fließt dann der Strom
durch den leitenden Transistor über denjenigen Emitter, der sich auf dem Potential von 0 Volt befindet. Die
Spannung am zweiten Emitter liegt um den Spannungsabfall höher, der sich durch den Strom durch den
Emitterwiderstand ergibt. Die Vorspannung der Basis gegen diesen Emitter genügt dann nicht mehr, um einen
vergleichbaren Stromfluß zu ermöglichen. Bei der Adressierung an dem auf 0 Volt befindlichen Emitter
wird der bisher leitende Transistorzweig gesperrt, und es fließt ein Strom über den Emitterwiderstand, dessen
Spannungsabfall als Leseimpuls ausgewertet wird. Beim Einschreiben einer Information in die Speicherzelle
In dieser Schaltung ist dann ein Kollektorstrom von 0,42 mA notwendig, wenn man einen Basisstrom von
Ib=3 μΑ und eine Stromverstärkung von 140 annimmt. Außerdem tritt ein nachfolgend beschriebener Effekt
auf, der den Schreibvorgang ungünstig, d. h. verlängernd beeinflußt. Am Kollektor des Transistors Ti liegt die
Streukapazität CS, die Kollektorbasiskapazität CBC und die Kollektorbasiskapazität CC des PNP-Transistors
T3 (s. F i g. 2). Die Bitleitung besitzt die Kapazität CBLO.
Die von dem über die Bitleitung gelieferten Schreibstrom Iwr um etwa 0,5 Volt umzuladende
Kapazität setzt sich wie folgt zusammen:
C= CSLO+CC+ CS+β ■ CBC.
Nimmt man einen Schreibstrom von 0,8 mA an, dann ergibt sich für die Umladezeit
60
t = C
0,5 V
0,8 mA- Ic
Um zu zeigen, daß diese beschriebene Schreibmethode nicht nur hohe Ströme erfordert, sondern sich daraus
auch sehr lange Schreibzeiten ergeben, wird unter Zugrundelegung folgender, tatsächlich in derartigen
Schaltkreisen auftretender Größen die umzuladende
Kapazität Cund die Umladezeit t berechnet. Es werden folgende Größen zur Berechnung zugrundegelegt:
CBLO = 2 pF,
CC = 0,02 pF,
CS =0,15pF,
CBC = 0,18 pF und
β = 140.
CC = 0,02 pF,
CS =0,15pF,
CBC = 0,18 pF und
β = 140.
Unter Zugrundelegung dieser Größen und Einsetzen in die oben angegebenen Formeln für die umzuladende
Kapazität Cergibt sich
C = 27,37 pF;
die Umladezeit t beträgt dann unter Zugrundelegung der oben angegebenen Größen 36 Nanosekunden.
Daraus ergibt sich die Aufgabe der vorliegenden Erfindung, die darin besteht, eine Methode und eine
Schaltungsanordnung zum Einschreiben von Informationen in diodengekoppelte Speicherzellen mit kreuzgekoppelten
bipolaren Transistoren zu schaffen, die die Schreibströme und damit die Leistungsaufnahme beim
Schreiben und die Schreibzeiten verringern.
Die erfindungsgemäße Lösung ergibt sich aus dem Kennzeichen des Patentanspruches 1.
Durch die erfindungsgemäßen Lösungen wird eine wesentliche Verringerung des Schreibstromes und auch
eine wesentliche Erhöhung der Schreibgeschwindigkeit erzielt. Außerdem ist es von sehr hoher Wichtigkeit, daß
durch die vorgeschlagene Lösung das Schreiben einer diodengekoppelten Speicherzelle mit kreuzgekoppelten
bipolaren Transistoren unabhängig von der Stromverstärkung der bipolaren Transistoren ist. Die Erfindung
wird nun an Hand von bekannten Speicherzellen dieser Art und Ausführungsbeispiele näher beschrieben. Es
zeigt
F i g. 1 eine bekannte diodengekoppelte Speicherzelle mit kreuzgekoppelten bipolaren Transistoren und
bipolaren Lasttransistoren,
Fig.2 ein Ersatzschaltbild der Speicherzelle nach
Fig.1,
F i g. 3 eine Schaltung zur Erhöhung der Schreibgeschwindigkeit
der daran angeschlossenen Speicherzelle gemäß F i g. 1 und
Fig.4 ein Impulsdiagramm zur Erklärung der
Wirkungsweise der Schaltung nach F i g. 3.
In F i g. 1 ist das Schaltbild einer bekannten diodengekoppelten Speicherzelle mit kreuzgekoppelten
bipolaren Transistoren und bipolaren Lasttransistoren gezeigt, die durch eine verbesserte Schreibmethode und
durch eine Schaltungsanordnung dahin verbessert werden soll, daß die Schreibgeschwindigkeiten größer
und die Schreibströme kleiner werden. Die in F i g. 1 gezeigte Speicherzelle besteht aus den beiden kreuzgekoppelten
bipolaren Transistoren Ti und T2, deren Emitter gemeinsam an der Wortleitung WL liegen. Die
Kollektoren der beiden Transistoren Ti und Tl sind
mit dem Knotenpunkt A bzw. mit dem Knotenpunkt B verbunden. Am Knotenpunkt A ist außerdem die Basis
des Transistors T2, der Kollektor des Lasttransistors
T3 und die Schottky-Diode Di angeschlossen, deren andere Elektrode mit der Bitleitung 5L0 verbunden ist.
Am Knotenpunkt B liegt der Kollektor des Lasttransistors T4, die Basis des Transistors Ti und die
Schottky-Diode D2, deren freie Elektrode mit der
Bitleitung BL i verbunden ist Außerdem liegt je eine Diode in den Kreuzkopplungszweigen zwischen Kollektor
und Basis eines jeden Transistors Ti und T2. Die
Basen der Lasttransistoren T3 und TA sind miteinander verbunden, und die den Koppelpunkten A und B
abgewandten Elektroden sind ebenfalls miteinander verbunden und über einen Widerstand an ein bestimmtes
Potential angelegt. An der Basisklemme des Lasttransistors TA liegt ebenfalls ein festes Potential.
In F i g. 2 ist nun ein Ersatzschaltbild der Speicherzelle nach F i g. 1 dargestellt. Insbesondere sind in diesem
Ersatzschaltbild die Streukapazität CS, die Kollektorkapazität CBC, die Kollektorkapazität CC des Lasttransistors
T3 und die Bitleitungskapazität CBL 0 bzw. CBL1
dargestellt. Die Diffusionskapazität CiV und die Junktion-Kapazität Cߣbilden die gesamte Basis-Emitter-Kapazität.
Nachfolgend wird nun an Hand der Fig.2, 3 und 4
eine Schreibmethode erläutert sowie gemäß F i g. 3 eine Schaltungsanordnung zur Durchführung dieser neuen
Schreibmethode angegeben. Die Beschreibung der Wirkungsweise erfolgt zwar grundsätzlich in F i g. 3,
wobei jedoch auf das Ersatzschaltbild der Fig.2 mehrmals zurückgegriffen werden muß, da hier die
interessierenden Kapazitäten der Speicherzelle eingezeichnet sind.
In F i g. 4 ist der zeitliche Verlauf der Knotenspannungen während der Zeitpunkte ti bis tA an den
Knotenpunkten A und B sowie der zeitliche Verlauf des Potentials auf der Wortleitung WL der Schaltung nach
F i g. 3 gezeigt.
Im Ruhezustand ti ist die Wortleitung WL auf Ruhepotential, das durch den Widerstand RA und die
Dioden D 3 und D 4 bestimmt wird. Außerdem wird angenommen, daß der eine der beiden kreuzgekoppelten
Transistoren, nämlich der Transistor Ti, leitend sei und der andere, d.h. der Transistor T2, gesperrt sei.
Durch das Herunterziehen des Ruhepotentials auf das Selektpotential (hier um 1,0 V) der Wortleitung werden
auch die inneren Zellenknoten B und A im gleichen Maße entladen. Zu diesem Zeitpunkt sind die beiden
Transistoren TAund TBbeide leitend. Die Speicherzelle
bleibt hierbei außerordentlich stabil, weil während des Schaltvorgangs etwa gleich große kapazitive Ströme in
den Kollektor und in die Basis des eingeschalteten Transistors fließen. Nach dem Schaltvorgang während
der Zeit £3 fließt wieder der normale Speicherzellenruhestrom. Die beiden Bitleitungen BLO und BL1 liegen
auf einem Potential von —3 Volt, d..h, daß die beiden Koppeldioden also immer noch gesperrt sind. Während
der Zeit tA wird erfindungsgemäß nun die Wortleitung nach oben gepulst, in diesem Beispiel um 400 mV,
wodurch bewirkt wird, daß der Transistor Ti vollständig gesperrt wird. Das Hochpulsen geschieht
über den Widerstand RA, der mit der Wortleitung WL verbunden ist. Die zwei Dioden D3 und DA sind ab i3
gesperrt. Der zur Zeit r3 leitende Transistor TB liegt
mit seinem Emitter am Potential VS und mit dem Kollektor an der Wortleitung WL. Er bestimmt damit
das Wortleitungspotential, das um etwa 200 mV über VS liegt. Der Transistor TA, dessen Kollektor über eine
Diode D1 mit der Wortleitung WL verbunden ist und
dessen Emitter ebenfalls auf dem Potential VS liegt, bleibt leitend. Während der Zeit tA wird der Transistor
TB gesperrt, und der Transistor 734 bleibt leitend. Bedingt durch den Widerstand RA und der Schottky-Diode
D 5 geht das Wortleitungspotential um 40OmV nach oben.
Um nun zu zeigen, daß durch das Hochpulsen der Wortleitung zum Zeitpunkt tA sich der Schreibstrom
verringert und außerdem die Umladezeit verringert
wird, d.h. somit die gesamte Einschreibzeit, wird nachfolgend an einem Beispiel mit angenommenen
tatsächlich praktisch erreichbaren Größen ein Beispiel durchgerechnet:
Es sei angenommen, daß der Emitterstrom des eingeschalteten Transistors Ti der Speicherzelle 6 μΑ
betrage. Die gesamte Basis-Emitter-Kapazität C\ (nicht dargestellt) ergibt sich aus Q = Cn+Cbe, worin Cn
gleich der Diffusionskapazität und Cbe die Junctionkapazität
ist. Im vorliegenden Beispiel beträgt
Cx = CBE= 0,027 pF. (Gvist nahezu 0).
Die nicht dargestellte Streukapazität Ci an der Basis des
eingeschalteten Transistors Ti beträgt angenähert:
C2=CS+CC,
worin CS die Kollektorstreukapazität und CC die Basis-Kollektor-Kapazität des PNP-Transistors ist. Die
Streukapazität Ci an der Basis des eingeschalteten
Transistors Ti sei damit im vorliegenden Beispiel gleich
0,16 pF+0,016 pF=0,176 pF.
Wenn nun der Emitter des eigeschalteten Transistors Ti durch das Wortleitungspotential um etwa 40OmV
angehoben wird, so ergibt sich für das Anheben des Potentials an der Basis der Wert:
AVB = AVE
AVB = 0,4 V·
0,027 pF
0,176 pF
0,176 pF
= 0,062 V.
t =
C-AV
C = CC + CS + CBE.
Daraus ergibt sich bei einem Kollektorstrom von 3 μΑ des PNP-Transistors und einer erforderlichen
Umladespannung von
worin Δ Vb gleich dem Spannungssprung an der Basis
des Transistors und Δ Ve gleich dem Spannungssprung
am Emitter des eingeschalteten Transistors ist.
Bei einem Spannungssprung AVe von 0,4 Volt am
Emitter des eingeschalteten Transistors ergibt sich damit ein Spannungssprung A Vb an der Basis von
55
Im vorliegenden Beispiel ist somit die umzuladende Kapazität
C=0,016 pF + 0,16 pF+0,027 pF = 0,203 pF.
W = AV1:- \VB
eine Zeit von
t =
CAV
Im vorliegenden Beispiel ist
Δ V= 0,4-0,06=0,34 Volt
und die zur Umladung erforderliche Zeit
und die zur Umladung erforderliche Zeit
t = 0,203
0,34
0,003
0,003
ns = 22,0 Nanosekunden .
Während dieser Zeit sind beide Transistoren Ti und T2 der Speicherzelle gesperrt Wie im nachfolgenden
gezeigt wird, kann somit eine Umladung des Speicherzellenknotens A bei wesentlich geringerem Strom
innerhalb kürzerer Zeit erfolgen.
Am Speicherzellenknoten A liegt jetzt eine Gesamtkapazität
C= CC+CS+β ■ CBQ
wobei β=0. Im vorliegenden Beispiel ist
C=0,02 pF+0,15 pF=0,17 pF.
Außerdem sei angenommen, daß der Schreibstrom jetzt 20OmA beträgt. Daraus ergibt sich für die
Umladung des Speicherzellenknotens A um 0,7 Volt eine Zeit f von
d. h. im vorliegenden Beispiel
Das heißt mit anderen Worten, daß sich die Basisspannung also praktisch nicht ändert. Der leitende
Transistor Ti wird also, wenn die Wörtleitung um
400 mV hochgepulst wird, gesperrt. In der nachfolgenden Zeit wird das Basispotential durch den Kollektorstrom des Lasttransistors Γ3 nur langsam aufgebaut.
Die Ladezeit beträgt:
0,17 pF
0,7VoIt
0,2 mA
0,2 mA
= 0,595 ns.
Damit ist der Beweis erbracht, daß durch das Hochpulsen der Wortleitung WL mit Hilfe der
Schaltung nach Fig.3 zum Zeitpunkt i4 der Schreibstrom
wesentlich abgesenkt werden kann und die gesamte Schreibzeit der Speicherzelle durch Verringerung
der Zeit für die Umladung eines Zellenknotens wesentlich verringert werden kann.
Es ist auch ohne weiteres möglich, zum Anlegen der Impulse an die Wortleitung eine andere Schaltung wie
in Fig.3 aufzubauen, ohne daß das Prinzip der vorliegenden Erfindung verlassen wird. Wichtig ist nur,
daß die Umladezeit für die Umladung eines Speicherzellenknotens wesentlich herabgesetzt wird und die
Wortleitung zum richtigen Zeitpunkt hochgepulst wird.
Hierzu 2 Blatt Zeichnungen
Claims (5)
1. Verfahren zur Erhöhung der Schreibgeschwindigkeit in integrierten Datenspeichern mit diodengekoppelten
Speicherzellen aus kreuzgekoppelten bipolaren Transistoren, deren miteinander verbundene
Emitter gemeinsam mit der Wortleitung verbunden sind und je einem relativ hochohmigen
Lastelement, dadurch gekennzeichnet, daß zur Selektion einer Wortleitung (WL) nur bei
Schreiboperationen einer Information das Selektionspotential zunächst kurzzeitig nach unten und
anschließend um einen Betrag wieder nach oben gepulst wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Wortleitung (WL) nach Absenken
des Selektionspotentials um einen kleineren Betrag als das Selektionspotential nach oben gepulst wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die Wortleitung (WL) nach dem Absenken des Selektionspotentials um den gleichen
Betrag des Selektionspotentials nach oben gepulst wird.
.4. Schaltungsanordnung zur Durchführung des Verfahrens nach den Ansprüchen 1 bis 3, dadurch
gekennzeichnet, daß ein Widerstand (RA) und damit verbundene Dioden (D3 und DA), die mit ihrem
Verbindungspunkt mit der Wortleitung (WL) verbunden sind, das Ruhepotential auf der Wortleitung
bestimmen und daß zwei mit der Wortleitung (WL) verbundene Transistoren (TA und TB) pro Wortleitung
angeordnet sind, um das Ruhepotential auf das Selektionspotential herabzuziehen und zu einem
späteren Zeitpunkt fr 4) über den Widerstand (RA)
nach oben zu pulsen.
5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß der eine mit der Wortleitung
(WL) verbundene Transistor (TA) über eine Schottky-Diode (DS) an die Wortleitung (WL)
angekoppelt ist.
wird der leitende Transistor beim Anlegen eines Adressierungsimpulses an den einen Emitter durch
einen Schreibimpuls am zweiten Emitter gesperrt. Die den beiden Kollektorwiderständen parallelgeschalteten
Dioden bewirken eine Leistungsschaltung bei der Adressierung. Im Ruhezustand sind diese beiden Dioden
gesperrt, während bei der Adressierung die Diode des stromführenden Kollektorzweigs leitend wird und
damit ein relativ kleiner Widerstand parallel zu dem stromführenden Kollektorwiderstand geschaltet wird.
Es hat sich als sehr vorteilhaft herausgestellt, als Koppelelemente zu den Bitleitungen Schottky-Dioden
zu verwenden. Sind nun mehrere derartige Speicherzellen in einem wortorganisierten Speicher vorhanden,
dann erfolgt die wortmäßige Selektion durch Absenken des Wortleitungspotentials um etwa 1 Volt gegenüber
dem Potential der unselektierten Wortleitungen im Speicher. Aus dem selektierten Wort werden dann
einzelne oder mehrere Bits dadurch selektiert, daß beim Lesen in beide vorhandene Bitleitungen und beim
Schreiben nur in eine Bitleitung ein Strom eingespeist wird. Um nun die Trägheit beim Einschreiben solcher
Zellen zu zeigen, wird im nachfolgenden (Fig. 1) der Schreibvorgang mit den daran beteiligten Schaltelementen
der Speicherzelle und den dazu erforderlichen Spannungen und Strömen detailliert beschrieben. Es
wird angenommen, daß eine Speicherzelle im Speicher selektiert sei, d. h., das Potential der Wortleitung läge
auf —4 Volt, ein Transistor, hier der Transistor Ti, sei
eingeschaltet und die Bitleitung, BL1, läge ebenfalls auf
negativem Potential, d.h. im vorliegenden Fall auf —4 Volt. Aus den als Lastwiderständen ausgebildeten
bipolaren Transistoren T3 und TA fließen dann je 3 Mikroampere Kollektorstrom. Zum Schreiben der
Speicherzelle fließt ein Schreibstrom IWS aus der Bitleitung BL 0 über die Diode D1 in den Kollektor des
Transistors Ti und hebt dessen Potential so weit an, bis der Transistor T2 einschaltet. Der Transistor Ti muß
dabei in den linearen Bereich getrieben werden. Der dazu aufzubringende Kollektorstrom beträgt:
Ic=β ■ Ib-
Priority Applications (5)
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| DE19742457921 DE2457921C2 (de) | 1974-12-07 | 1974-12-07 | Verfahren und schaltungsanordnung zur erhoehung der schreibgeschwindigkeit in integrierten datenspeichern |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
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ID=5932793
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| Date | Code | Title | Description |
|---|---|---|---|
| E77 | Valid patent as to the heymanns-index 1977 | ||
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