DE3851099T2

DE3851099T2 - Erweiterbarer Schreib- und Lesespeicher mit Vielfach-Ein-Ausgabe-Einheit.

Info

Publication number: DE3851099T2
Application number: DE3851099T
Authority: DE
Inventors: Daniel Chang
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1987-07-02
Filing date: 1988-06-30
Publication date: 1995-03-23
Anticipated expiration: 2008-07-01
Also published as: JPH0198184A; EP0297571B1; US4817051A; EP0297571A3; EP0297571A2; DE3851099D1; CA1301322C

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung bezieht sich auf Speicherschaltungen und insbesondere auf Random-Speicher mit mehreren Lese- und/oder Schreibeingängen.
Seit kurzem haben Random-Speicher (RAMs) mit mehreren Eingangs- und/oder Ausgangsanschlüssen für jede Zelle in dem Speicher zunehmendes Interesse gefunden. Die verschiedenen Anschlüsse können gleichzeitig zugänglich sein, wodurch der Datenstrom zu mehreren Stellen mit höherer Rate ausgeführt werden kann. Wegen der erhöhten Betriebsgeschwindigkeit, die Mehrfachanschluß-RAMs bereitstellen, sind sie höchst wünschenswert für die Anwendung in rechnungsintensiven Systemen wie Signal- und Bildverarbeitung, Arbeitsstationen und rechnergestützten Konstruktionsvorrichtungen (CAD). Zusätzlich zu dem erhöhten Durchsatz, den Mehrfachanschluß-RAMs in solchen Systemen liefern, erlauben sie eine Vereinfachung der Gesamtkonstruktion des Systems.
In der Vergangenheit wurden Mehrfachanschluß-RAMs mit CMOS- Technik ausgeführt. Siehe beispielsweise Dedrick, "Multi-Port Register File Streamlines Signal Processing", EDN, 15. November 1984, S. 301-306 und Dedrick, "Multi-Port Register File Simplifies and Speeds Digital Signal Processing," Electronic Design, 17. Mai, 1984, S. 213-222. Generell gesprochen erleichtern die Konstruktionsprinzipien der CMOS-Technik die Ausführung von Mehrfachanschluß-RAMs. Darüberhinaus ist die CMOS- Technik wünschenswert wegen ihrer geringen Leistungserfordernisse.
Eine Beschränkung in Verbindung mit CMOS-Speicherschaltungen jedoch sind die langsameren Betriebszeiten, die sie aufweisen, relativ zu Speicherschaltungen, die in Bipolartechnik ausgeführt sind. Generell ist die Betriebsgeschwindigkeit eines bipolaren RAM mindestens eine Größenordnung höher als die Geschwindigkeit eines CMOS-RAM. Für bestimmte Anwendungen, welche Hochgeschwindigkeitszugang zu dem Speicher erfordern, wäre eine bipolare Mehrzugangs-RAM-Schaltung wünschenswert. Bis jetzt jedoch haben in Bipolartechnik ausgeführte RAMs eine begrenzte Anzahl von Eingangs- und Ausgangsanschlüssen bereitgestellt. Die meisten bieten nur Einzel- oder Dualzugänge. Ein Fünfzugangsregister unter Verwendung von ECL-Technik ist beschrieben in Rose, "A Sub 10 ns Bipolar 5 Port 1 kbit Register File", 1986, Bipolar Circuits and Technology Meeting, IEEE 1986, S. 95-95. Zwar bietet dieser in der Veröffentlichung beschriebene Ansatz mehr als zwei Zugänge, erfordert jedoch eine relativ hohe Anzahl von Komponenten pro Layoutfläche und verbraucht eine erhebliche Menge an Leistung.
EP-A-0 180 467 offenbart ein Bipolar-RAM vom Mehrzugangstypus, wie in der Präambel gemäß Ansprüchen 1 und 7 angegeben. Jeder Zugang dieses Speichers hat eine kombinierte Zugangsauswahlleitung, die gemeinsam ist für das Lesen und Schreiben. Schreiben basiert auf dem "Stromausleihen": Für das Schreiben in einen bestimmten Zugang wird Strom, geliefert an den Schreibauswähltransistor des betreffenden Zugangs, ausgeliehen von dem Leseauswahltransistor, der ebenfalls zu diesem Zugang gehört. Deshalb ist das Vorsehen einer solchen kombinierten Zugangsauswahlleitung unverzichtbar.

KURZZUSAMMENFASSUNG DER ERFINDUNG

Demgemäß ist es ein Ziel der vorliegenden Erfindung, eine neuartige bipolare RAM-Schaltung zu schaffen, die expandiert werden kann, um soviele Lese- und Schreibzugänge wie gewünscht von dem Systemkonstrukteur bereitzustellen, während eine niedrige Packungsdichte und geringe Leistungsbeschränkungen geboten werden. Dies wird erreicht wie in Ansprüchen 1 und 7 angegeben. Ein Lesezugang umfaßt zwei Transistoren, deren Kollektoren jeweils mit Bitleitungen für den betreffenden Zugang verbunden sind und deren Emitter gemeinsam an eine Wortleitung angeschlossen sind. Jeder zusätzliche Lesezugang würde durch ein zusätzliches Paar von Transistoren gebildet, ein Paar von Bitleitungen und eine Wortleitung. Jeder Schreibzugang umfaßt ein Paar von Transistoren, deren Kollektoren mit dem Daten-Latch innerhalb der Zelle verbunden sind, deren Basen an ein Paar von Bitleitungen gelegt sind und deren Emitter gemeinsam an eine Wortleitung für den betreffenden Schreibzugang angeschlossen sind. Um Information in die Zelle einzuschreiben, wird Strom auf eine ausgewählte Wortleitung gesteuert und bewirkt, daß die Daten in der Zelle bestimmt werden durch die Spannungsdifferenz, die auf den Bitleitungen für den Schreibzugang vorhanden ist. In einer relativ einfachen Ausführungsform der Erfindung kann der Strom, der auf die Wortleitung gesteuert wird, der Leerlaufstrom der Latch-Schaltung sein.
Die Merkmale der Erfindung und die Art und Weise, in der sie zur Wirkung kommen, um die vorstehenden Ziele zu erreichen, werden im einzelnen nachstehend unter Bezugnahme auf bevorzugte Ausführungsformen der Erfindung, die in den beigefügten Zeichnungen dargestellt sind, erläutert.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein schematisches Schaltungsdiagramm eines 2 · 2 Speichers und insbesondere zur Darstellung von Zellen mit Lesezugängen, aufgebaut gemäß der vorliegenden Erfindung;
Fig. 2 ist ein schematisches Schaltungsdiagramm eines 2 · 2 Speichers zur Illustration von Zellen mit Schreibzugängen gemäß der vorliegenden Erfindung;
Fig. 3 ist ein schematisches Schaltungsdiagramm zur Illustration von Speicherzellen mit zwei Lesezugängen und einem Schreibzugang, und
Fig. 4 ist ein schematisches Schaltungsdiagramm einer expandierten Speicherzelle mit drei Lesezugängen und mit zwei Schreibzugängen.

BESCHREIBUNG DER DARGESTELLTEN AUSFüHRUNGSFORMEN

Der grundsätzliche Aufbau eines Random-Speichers umfaßt eine Matrix einzelner Speicherzellen, die in mehreren Zeilen und Spalten angeordnet sind. Alle Speicherzellen in einer Spalte der Schaltung teilen sich ein oder mehrere Paare von Bitleitungen, über welche die Daten in die Zelle eingeschrieben und/oder aus der Zelle ausgelesen werden. Die jeweilige Zelle in einer Spalte, die Daten auf einer Bitleitung empfangen oder liefern soll, wird adressiert mittels Wortleitungen, die den Zeilen der Zellen in der Matrix jeweils zugeordnet sind.
Ein Datenbit wird in jeder Zelle mittels einer Latch-Schaltung gespeichert. In Fig. 1, die den Lese- und Speicherabschnitt einer 2 · 2 Speicherzelle darstellt, besteht jede Latch-Schaltung 10 aus einem kreuzgekoppelten Paar von bipolaren npn-Transistoren 12 und 14. Die Kollektoren der Transistoren sind an eine Konstantspannungsquelle VC über entsprechende Lasten angeschlossen. Beispielsweise kann jede Last ein Widerstand 16 oder 18, wie in Fig. 1 dargestellt, umfassen. Alternativ könnten die Belastungen auch Dioden, pnp-Transistoren oder irgendeine Kombination dieser Elemente umfassen, wie konventionellerweise in Einzugangs-RAM-Zellen angewandt. Der Kollektor jedes Transistors ist außerdem verbunden mit der Basis des anderen Transistors zum Schaffen der Kreuzkopplungsanordnung. Die Emitter der beiden Transistoren sind gemeinsam an eine Leerlaufstromquelle ISB mittels einer Leerlaufstromwortleitung 19 angeschlossen. Das Datenbit, d. h. binär eins oder null, das in der Zelle gespeichert ist, wird bestimmt durch die relativen Leitfähigkeitszustände der kreuzgekoppelten Transistoren 12 und 14.
Ein Lesezugang für das Erfassen der in der Latch-Schaltung gespeicherten Information besteht aus einem Paar von npn-Transistoren 20 und 22, deren Basisanschlüsse mit den Kollektoren der kreuzgekoppelten Transistoren 12 beziehungsweise 14 in der Latch-Schaltung verbunden sind. Die Kollektoren dieser Transistoren 20, 22 sind jeweils verbunden mit zwei Bitleitungen 24 beziehungsweise 26, die dem Lesezugang zugeordnet sind. Eine Wortleitung 28 für den Lesezugang ist verbunden mit den Emittern der Lesezugangstransistoren 20 und 22. Jedes Paar von Bitleitungen 24 und 26 ist mit einem zugehörigen Leseverstärker 30 verbunden.
Im Betrieb führen die nichtausgewählten Wortleitungen der verschiedenen Zellen normalerweise einen sehr niedrigen Strom und führen dazu, daß sie in einem hochliegenden Spannungszustand gehalten werden. Infolgedessen fließt sehr wenig Strom durch die Lesezugangstransistoren 20 und 22. Wenn es erwünscht wird, die in einer Zeile des Speichers abgespeicherte Information auszulesen, führt die Wortleitung 28 für die betreffende Zelle einen Lesestrom IR unter Steuerung eines 1-aus-N- Stromsteuerdecoders 31, wodurch die Lesezugangstransistoren 20 und 22 für die betreffende Zeile leitend werden. Die Leseverstärker 30 erfassen die Differenzpräsenz der Leseströme auf ihren zugeordneten Paaren von Bitleitungen 24 und 26, um den Binärwert der in den entsprechend adressierten Zellen abgespeicherten Daten zu bestimmen.
In Fig. 2 ist ein Schreibzugang für jede Zelle illustriert. Jeder Schreibzugang umfaßt ein Paar von Transistoren 32 und 34, deren Kollektoren mit den Kollektoren der kreuzgekoppelten Transistoren 12 beziehungsweise 14 in der Latch-Schaltung verbunden sind. Die Basisanschlüsse der Schreibzugangstransistoren sind mit zugeordneten Bitleitungen 36 beziehungsweise 38 für den Schreibzugang verbunden. Die Emitter der Transistoren sind gemeinsam an eine Wortleitung 40 gelegt.
Zum Einschreiben eines Datenbits in eine Zelle wird Strom von einer Leerlaufstromwortleitung 19 auf die Schreibwortleitung 40 gesteuert für die Zelle mittels eines Stromsteuermultiplexers 41 und Decoders 42. Grundsätzlich bestimmt der Decoder 42, welche Zeile von Zellen adressiert wird, und der Multiplexer 41 steuert den Schreibstrom, beispielsweise Leerlaufstrom, in die entsprechende Wortleitung für die adressierte Zeile. Wenn dieser Stromsteuervorgang abläuft, bestimmen die Schreibzugangstransistoren 32 und 34 den Zustand der Latch-Schaltung gemäß der Spannungsdifferenz, die auf den Bitleitungen 36 und 38 mittels eines Datenpuffers 44 präsentiert wird.
Als eine Alternative zum Schalten des Stromes von der Leerlaufstromwortleitung 19 zu der Schreibwortleitung 40 ist es vorstellbar, einen kleinen, konstanten Leerlaufstrom auf der Wortleitung 19 aufrechtzuerhalten und den Schreibstrom für die Wortleitung 40 größer zu machen als den Leerlaufstrom mit einer Stromsteuerkonfiguration ähnlich jener, wie bei dem Lesezugang, der in Fig. 1 gezeigt ist. Als Ergebnis wird ein größerer Schreibstrom den Leerlaufstrom überholen. Diese Operation bewirkt, daß die Schreibtransistoren 32 und 34 die Latch-Schaltung in den gewünschten Zustand zwingen, bestimmt durch die Daten im Puffer 44. Dieser alternative Ansatz ist vorteilhaft, indem er Leistung einspart.
Die Fig. 3 und 4 illustrieren Beispiele der Art und Weise, in der die Speicherschaltung der vorliegenden Erfindung konfiguriert werden kann, um soviele Lese- und Schreibzugänge vorzusehen wie erwünscht. Infolge der strukturellen Anordnung der Speicherzelle ist der Basisstrom durch die Transistoren der Lesezugänge, d. h. Transistoren 20 und 22 in Fig. 1, sehr klein. Dieser kleine Strom subtrahiert sich nicht nachteilig von dem Kollektoremitterstrom durch die Latch-Transistoren 12 und 14 und deshalb kann die Zelle expandiert werden auf Mehrfachzugänge. In Fig. 3 ist eine Speicherzelle mit zwei Lesezugängen und einem Schreibzugang dargestellt. Ein Lesezugang, der als A-Zugang bezeichnet ist, umfaßt ein erstes Paar von Lesetransistoren 50, 52, angeschlossen zwischen einem Paar von Bitleitungen 54, 56 und einer Lesewortleitung 58. Die Bitleitungen 54, 56 liefern Daten von der Latch- Schaltung 10 zu einem Leseverstärker A, wenn die Wortleitung 58 durch einen Decoder 59 heruntergezogen wird, um Strom durch die Transistoren 50 und 52 zu leiten.
Der zweite Lesezugang, mit B-Zugang bezeichnet, umfaßt in ähnlicher Weise ein zweites Paar von Lesetransistoren 60 und 62, angeschlossen zwischen einem zweiten Paar von Bitleitungen 64, 66 und einer zweiten Lesewortleitung 68. Die Bitleitungen 64 und 66 liefern dieselben Daten von der Latch-Schaltung 10 an einen zweiten Leseverstärker B, wenn die Wortleitung 68 durch einen Decoder 69 heruntergezogen wird. Die A- und B-Lesezugänge können gleichzeitig angesteuert werden durch gleichzeitiges Herunterziehen ihrer Wortleitungen 58 und 68, um dasselbe Datenbit zwei unterschiedlichen Bestimmungen zuzuführen. Darüberhinaus ermöglichen separate Wortleitungen ein Wort, d. h. eine Zeile von Zellen, an Zugang A auszulesen und ein anderes Wort, ohne Zweideutigkeit von Zugang B auszulesen.
Der Schreibzugang, hier mit C-Zugang bezeichnet, umfaßt ein Paar von Schreibtransistoren 70 und 72, die eine Schreibwortleitung 74 an die Latch-Schaltung 10 legen. Die Basisanschlüsse der Schreibtransistoren 70 und 72 sind mit den Bitleitungen 76 und 78 für den Schreibzugang verbunden. Wenn die Schreibwortleitung 74 heruntergezogen wird durch Einsteuern von Strom von der Leerlaufleitung 19 in sie über den Decoder 37, werden Daten von einem Datenpuffer C in die Latch-Schaltung 10 über die Bitleitungen 76, 78 und die Transistoren 70 beziehungsweise 72 eingeschrieben.
Diese Zellenstruktur kann weiter expandiert werden, um zusätzliche Schreib- und Lesezugänge zu schaffen. Beispielsweise ist in Fig. 4 eine Zelle mit drei Lesezugängen A, B, C und zwei Schreibzugängen D, E dargestellt. Die Lesezugänge liefern Daten von der Latch-Schaltung 10 zu Leseverstärkern A, B beziehungsweise C und können alle gleichzeitig zugänglich sein. In ähnlicher Weise ermöglichen die Schreibzugänge Daten, in die Latch-Schaltung 10 der Zelle entweder vom Datenpuffer D oder Datenpuffer E einzuschreiben.
Abweichend von den Lesezugängen sollten mehrere Schreibzugänge nicht gleichzeitig Zugriff auf die Latch-Schaltung 10 erhalten können. Anderenfalls könnten Datenfehler resultieren. Um die Möglichkeit von Fehlern zu vermeiden, kann eine konventionelle Abwäge- oder Ausgleichslogik 81 für den Schreibwortleitungsdecodierarbeitsgang vorgesehen sein. Diese Logik verhindert, daß zwei unterschiedliche Schreibwortleitungen in derselben Zeile, beispielsweise die Wortleitungen 82 und 84 in der Schaltung nach Fig. 4, gleichzeitig heruntergezogen werden. Wenn gewünscht, können jedoch unterschiedliche Schreibzugänge in unterschiedlichen Zeilen des Speichers gleichzeitig benutzt werden. Beispielsweise können Daten in die Zellen in einer Zeile des Speichers über Zugang D eingeschrieben werden, während in die Zellen in einer anderen Zeile des Speichers über Zugang E eingeschrieben werden können, um die Nutzgeschwindigkeit des Speichers zu erhöhen.
Aus dem Vorstehenden kann man erkennen, daß die vorliegende Erfindung eine Speicherzellenstruktur schafft, die dem Speicher ermöglicht, mit sovielen Lese- und Schreibzugängen wie gewünscht konfiguriert zu werden unter Verwendung gegenwärtig erhältlicher bipolarer Technik. Jeder Zugang, gleichgültig ob Lese- oder Schreibzugang, besteht aus einem Paar von Bitleitungen, einem Paar von Transistoren für die Übertragung von Daten zwischen den entsprechenden Bitleitungen und der Daten-Latch-Schaltung der Zelle und einer Wortleitung für die Steuerung der Betätigung dieser Transistoren. Alle Zugänge des Speichers können asynchron adressiert werden. Darüberhinaus kann jeder der Lesezugänge einer Zelle gleichzeitig angesteuert werden, um dasselbe Datenbit für mehrere Bestimmungen auszulesen.
Um Daten in die Zelle einzuschreiben, wird Leerlaufstrom oder ein Schreibstrom in die Wortleitung eines der Schreibzugänge gesteuert, um die Latch-Schaltung in den Binärzustand zu bringen, der bestimmt wird durch die Daten auf den Schreibbitleitungen für den betreffenden Zugang. Es gibt kein Ausgleichsproblem, sollte ein Lesezugang und ein Schreibzugang dasselbe Wort (Zeile von Zellen) in dem Speicher adressieren. Da die Lese- und Schreibzugänge getrennt sind, wird das Einschreiben von Daten in eine Zelle nicht gestört durch eine gleichzeitige Leseoperation. Die Daten, die aus der Zelle ausgelesen werden, können jedoch solange ungültig sein, bis der Schreibarbeitsgang ausgeführt worden ist.
Fachleute werden erkennen, daß die vorliegende Erfindung in anderen spezifischen Ausführungsformen realisierbar ist, ohne von dem Geist oder den wesentlichen Merkmalen derselben abzuweichen. Die gegenwärtig offenbarten Ausführungsformen sind deshalb unter allen Aspekten als illustrativ, nicht jedoch als beschränkend zu verstehen. Der Schutzumfang der Erfindung wird durch die beigefügten Ansprüche angegeben, nicht durch die vorstehenden Beispiele.

Claims

1. Ein bipolarer Random-Speicher, der zur Schaffung einer gewünschten Anzahl von Lese- und Schreibeingängen expandierbar ist, umfassend:

eine Vielzahl von in einer Mehrzahl von Zeilen und Spalten angeordneten Speicherzellen, von denen jede umfaßt:

eine Latch-Schaltung (10) mit einem Paar von kreuzgekoppelten bipolaren Transistoren (12, 14), deren Kollektoren an eine im wesentlichen konstante Spannung (VC) angelegt sind über entsprechende Belastungen (16, 18) und deren Emitter gemeinsam mit einer Reservestromleitung (19) verbunden sind,

einen ersten Leseeingang, welcher erste Leseeingang ein erstes Paar bipolarer Lesetransistoren (50, 52) umfaßt, deren Basen jeweils mit den Kollektoren der Transistoren (12, 14) in der Latch-Schaltung (10) verbunden sind, wobei ein erstes Paar von Bitleitungen (54, 56) jeweils mit den Kollektoren der ersten Lesetransistoren (50, 52) verbunden sind und eine erste Wortleseleitung (58) mit den Emittern der ersten Lesetransistoren verbunden ist,

einen zweiten Leseeingang, welcher zweite Leseeingang ein zweites Paar von bipolaren Lesetransistoren (60, 62) umfaßt, deren Basen jeweils mit den Kollektoren der Transistoren (12, 14) in der Latch- Schaltung (10) verbunden sind, während ein zweites Paar von Bitleitungen (64, 66) jeweils mit den Kollektoren der zweiten Lesetransistoren (60, 62) verbunden sind und eine zweite Wortleseleitung (68) mit den Emittern der zweiten Lesetransistoren (60, 62) verbunden ist,

mindestens einen Schreibeingang, wobei jeder Schreibeingang ein Paar von bipolaren Schreibtransistoren (70, 72) hat, deren Kollektoren jeweils mit den Kollektoren (12, 14) der Transistoren in der Latch-Schaltung (10) verbunden sind, wobei ein drittes Paar von Bitleitungen (76, 78) jeweils verbunden ist mit den Basen der Schreibtransistoren und eine Wortschreibleitung (74), die mit den Emittern der Schreibtransistoren (70, 72) verbunden sind;

einen Lesedecodierschaltkreis (59, 69) für selektive Einspeisung von Strom in eine Wortleseleitung (58, 68), zugeordnet den Speicherzellen in einer Zeile des Speichers, dadurch gekennzeichnet, daß die Wortschreibleitung (74) getrennt ist von der ersten und der zweiten Wortleseleitung (58, 68) und daß ein Schreibdecodierschaltkreis (79) vorgesehen ist für selektives Umschalten von Strom von der Reservestromleitung (19) auf eine Wortschreibleitung, zugeordnet den Speicherzellen in einer Zeile des Speichers.

2. Der Speicher nach Anspruch 1, bei dem der Lesedecodierschaltkreis (31) einen ersten Decoder (59) umfaßt, angeschlossen an die erste Wortleseleitung (58) des ersten Leseeingangs und einen zweiten Decoder (69), angeschlossen an die zweite Wortleseleitung (68) des zweiten Leseeingangs.

3. Die Speicherschaltung nach Anspruch 2, bei der alle ersten Leseeingänge in die Speicherzellen einer Zeile des Speichers mit ihren Lesetransistoren an eine gemeinsame erste Wortleseleitung (58) angeschlossen sind und alle zweiten Leseeingänge in den Speicherzellen der Zeile mit ihren Lesetransistoren an eine gemeinsame zweite Wortleseleitung (68) angeschlossen sind.

4. Der Speicher nach Anspruch 1, bei dem die Speicherzellen jeweils mindestens erste und zweite Schreibeingänge umfassen und der Schreibdecodierschaltkreis (79) einen ersten Decoder (D DECODER) umfaßt, angeschlossen an die Wortschreibleitung (82) des ersten Schreibeingangs und an den zweiten Decoder (E DECODER), angeschlossen an die Wortschreibleitung (84) des zweiten Schreibeingangs.

5. Der Speicher nach Anspruch 4, ferner umfaßend Vermittlungslogik (81) zur Verhinderung der Einspeisung von Strömen in mehr als eine der Wortschreibleitungen (82, 84) einer Zeile zu irgendeinem Zeitpunkt.

6. Die Speicherschaltung nach Anspruch 2, bei der alle ersten Schreibeingänge in die Speicherzellen einer Zeile des Speichers mit ihren Schreibtransistoren an eine gemeinsame erste Wortschreibleitung (82) angeschlossen sind und alle zweiten Schreibeingänge in den Speicherzellen der Zeile mit ihren Schreibtransistoren an eine gemeinsame zweite Wortschreibleitung (84) angeschlossen sind.

7. Eine Speicherzellenschaltung für einen expandierbaren Eingangsrandomspeicher, umfassend:

eine Latch-Schaltung (10) mit einem Paar kreuzgekoppelter bipolarer Transistoren (12, 14), deren Emitter an eine Reservestromleitung (19) angekoppelt sind,

einen ersten Leseeingang mit einem ersten Paar bipolarer Transistoren (50, 52), deren Basen jeweils mit den Kollektoren der Transistoren (12, 14) in der Latch-Schaltung (10) verbunden sind, wobei ein erstes Paar von Bitleitungen (54, 56) jeweils mit den Kollektoren des ersten Paars von Transistoren verbunden ist und eine erste Wortleitung (58) mit den Emittern des ersten Paars von Transistoren verbunden ist,

einen zweiten Leseeingang mit einem zweiten Paar bipolarer Transistoren (60, 62), deren Basen jeweils verbunden sind mit den Kollektoren der Transistoren (12, 14) in der Latch-Schaltung (10), wobei ein zweites Paar von Bitleitungen (64, 66) jeweils verbunden ist mit den Kollektoren des zweiten Paars von Transistoren und eine zweite Wortleitung (68) mit den Emittern des zweiten Paars von Transistoren verbunden ist, und

zumindest ein Schreibeingang ein drittes Paar von bipolaren Transistoren (70, 72) aufweist, deren Kollektoren jeweils verbunden sind mit den Kollektoren der Transistoren (12, 14) in der Latch-Schaltung (10), wobei ein drittes Paar von Bitleitungen (76, 78) mit den Basen des dritten Paars von Transistoren verbunden ist und eine dritte Wortleitung (74, 82) mit den Emittern des dritten Paars von Transistoren verbunden ist, dadurch gekennzeichnet, daß die dritte Wortleitung (74) getrennt ist von der ersten und zweiten Wortleitung (58, 68) und daß während des Schreibens Reservestrom zu der dritten Wortleitung zugeführt wird, anstatt zu der Reservestromleitung (19).

8. Die eingangs expandierbare Randomspeicherzellenschaltung nach Anspruch 7, ferner umfassend einen zweiten Schreibeingang mit einem vierten Paar bipolarer Transistoren, deren Kollektoren jeweils verbunden sind mit den Kollektoren der Transistoren (12, 14) in der Latch-Schaltung (10), wobei ein viertes Paar von Bitleitungen jeweils verbunden ist mit den Basen des vierten Paars von Transistoren und eine vierte Wortleitung (84) mit den Emittern des vierten Paars von Transistoren verbunden ist.