FR2660475A1 - Dispositif de memoire a semi-conducteurs. - Google Patents
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Abstract
L'invention concerne un dispositif de mémoire à semi-conducteurs comportant des contacts de lignes de bits (1) disposés suivant une structure de ligne de bits repliée, dans lequel une ligne de bits (BL) relie lesdits contacts de ligne de bits suivant une configuratien en zigzag. Grâce à cette configuration, le pas entre les lignes de bits est environ deux fois supérieur comparativement aux dispositifs de mémoire à semi-conducteurs qui présentent une structure de ligne de bite ouverte, ce qui diminue une capacité de couplage et atténue sensiblement le bruit dû au couplage dans une mémoire à forte densité.
Description
Dispositif de mémoire à semi-conducteurs
La présente invention concerne, d'une manière générale, des dispositifs de mémoire à semi-conducteurs, et notamment un dispositif de mémoire à semi-conducteurs applicable à une mémoire de forte densité appartenant à la catégorie des 16 mégabits et plus.
La présente invention concerne, d'une manière générale, des dispositifs de mémoire à semi-conducteurs, et notamment un dispositif de mémoire à semi-conducteurs applicable à une mémoire de forte densité appartenant à la catégorie des 16 mégabits et plus.
Les dispositifs de mémoire à semi-conducteurs de I'art antérieur présentent une structure de ligne de bits repliée ou une structure de ligne de bits ouverte
Sur la Figure 1, on peut voir des dispositifs de mémoire à semiconducteurs conventionnels présentant la structure de ligne de bits repliée, qui comportent des paires de lignes de bits BL et BL disposées parallèlement entre elles d'une manière adjacente. La ligne de bits BL qui se présente sous la forme d'une ligne droite comporte des contacts de ligne de bits 1 respectivement pourvus, de part et d'autre, de contacts enterres 2a et 2b.De mime, la ligne de bits BL comporte des contacts de ligne de bits 3 respectivement pourvus, de part et d'autre, de contacts enterrés 4a et 4b, et positionnés à proximité de la ligne de bits BL, entre les contacts enterrés 2a et 2b.
Sur la Figure 1, on peut voir des dispositifs de mémoire à semiconducteurs conventionnels présentant la structure de ligne de bits repliée, qui comportent des paires de lignes de bits BL et BL disposées parallèlement entre elles d'une manière adjacente. La ligne de bits BL qui se présente sous la forme d'une ligne droite comporte des contacts de ligne de bits 1 respectivement pourvus, de part et d'autre, de contacts enterres 2a et 2b.De mime, la ligne de bits BL comporte des contacts de ligne de bits 3 respectivement pourvus, de part et d'autre, de contacts enterrés 4a et 4b, et positionnés à proximité de la ligne de bits BL, entre les contacts enterrés 2a et 2b.
La Figure 2 montre un circuit comportant les dispositifs de memoire à semi-conducteurs de la Figure 1. Si l'une de plusieurs lignes de mots WL est sélectionnée, une cellule sélectionnée parmi une matrice de cellules 5, reliée à la ligne de mots WL est activée, tandis qu'une cellule reliée à une ligne de mots WL adjacente, correspondante est désactivée. Une tension de référence est établie dans la ligne de bits
BL, un potentiel électrique étant ainsi modifié par une charge électrique provenant de la cellule sélectionnée, par comparaison avec la tension de référence Les paires de lignes de bits BL et BL sont reliées à des amplificateurs de détection SA, afin qu'une différence de potentiel soit détectée.
BL, un potentiel électrique étant ainsi modifié par une charge électrique provenant de la cellule sélectionnée, par comparaison avec la tension de référence Les paires de lignes de bits BL et BL sont reliées à des amplificateurs de détection SA, afin qu'une différence de potentiel soit détectée.
La Figure 3 représente des dispositifs de mémoire à semiconducteurs conventionnels présentant une structure de ligne de bits ouverte, qui comportent des lignes de bits BL disposées parallèlement entre elles d'une manière adjacente. La ligne de bits BL qui se présente sous la forme d'une ligne droite comporte des contacts de ligne de bits 6 respectivement pourvus, de part et d'autre, de contacts enterres 7a et 7b. Les lignes de bits BL adjacentes présentent la meme configuration entre elles
La Figure 4 montre un circuit comportant les dispositifs de mémoire à semi-conducteurs de la Figure 3. Des amplificateurs de détection SA sont prévus entre des matrices de cellules 8a et 8b et détectés en fonction de la ligne de bits BL de la matrice de cellules 8a, et de la ligne de bits BL de la matrice de cellules 8b.
La Figure 4 montre un circuit comportant les dispositifs de mémoire à semi-conducteurs de la Figure 3. Des amplificateurs de détection SA sont prévus entre des matrices de cellules 8a et 8b et détectés en fonction de la ligne de bits BL de la matrice de cellules 8a, et de la ligne de bits BL de la matrice de cellules 8b.
Les dispositifs de mémoire à semi-conducteurs qui présentent une structure de ligne de bits repliée résistent bien au bruit extérieur et permettent un agencement facile des amplificateurs de détection
Toutefois, un pas entre des lignes de bits devient étroit, tandis qu'une capacité de couplage va en augmentant proportionnellement à la densité.
Toutefois, un pas entre des lignes de bits devient étroit, tandis qu'une capacité de couplage va en augmentant proportionnellement à la densité.
De même, les dispositifs de mémoire à semi-conducteurs qui présentent une structure de ligne de bits ouverte sont applicables à une mémoire appartenant à la catégorie des 4 mégabits, mais leur application à une mémoire de forte densité appartenant à la catégorie des 16 mégabits et plus, rend difficile l'agencement des amplificateurs de détection, du fait de la diminution du pas de la cellule de mémoire. En outre, la charge à coupler augmente et une différence de potentiel en vue d'une détection diminue en raison de l'étroitesse du pas entre les lignes de bits, d'ou un temps de détection retarde.
La présente invention se propose par conséquent de diminuer de moitie une longueur de ligne de bits par cellule unitaire.
Ce but est atteint en ce sens qu'il est proposé, selon l'invention, un dispositif de mémoire à semi-conducteurs comportant des contacts de lignes de bits disposes suivant une structure de ligne de bits repliez, dans lequel une ligne de bits relie les contacts de ligne de bits suivant une configuration en zigzag.
Ce qui précède, ainsi que d'autres buts et caractéristiques de la présente invention, ressortira plus clairement de la description détaillée suivante de modes de réalisation préférés de celle-ci donnée à titre d'exemple nullement limitatif en référence aux dessins dans lesquels::
la Figure 1 est une représentation de dispositifs de mémoire à semi-conducteurs conventionnels présentant une structure de ligne de bits repliée;
la Figure 2 est un circuit comportant les dispositifs de mémoire à semi-conducteurs de la Figure i;
la Figure 3 est une représentation de dispositifs de mémoire à semi-conducteurs conventionnels présentant une structure de ligne de bits ouverte;
la Figure 4 est un circuit comportant les dispositifs de mémoire à semi-conducteurs de la Figure 3;
la Figure 5 est une représentation de dispositifs de mincire à semi-conducteurs selon un premier mode de réalisation de la présente invention;
la Figure 6 est un circuit comportant les dispositifs de mémoire à semi-conducteurs de la Figure 5;;
la Figure 7 est une représentation de dispositifs de mémoire à semi-conducteurs selon un second mode de réalisation de l'invention; et
la Figure 8 est un circuit comportant les dispositifs de mémoire à semi-conducteurs de la Figure 7.
la Figure 1 est une représentation de dispositifs de mémoire à semi-conducteurs conventionnels présentant une structure de ligne de bits repliée;
la Figure 2 est un circuit comportant les dispositifs de mémoire à semi-conducteurs de la Figure i;
la Figure 3 est une représentation de dispositifs de mémoire à semi-conducteurs conventionnels présentant une structure de ligne de bits ouverte;
la Figure 4 est un circuit comportant les dispositifs de mémoire à semi-conducteurs de la Figure 3;
la Figure 5 est une représentation de dispositifs de mincire à semi-conducteurs selon un premier mode de réalisation de la présente invention;
la Figure 6 est un circuit comportant les dispositifs de mémoire à semi-conducteurs de la Figure 5;;
la Figure 7 est une représentation de dispositifs de mémoire à semi-conducteurs selon un second mode de réalisation de l'invention; et
la Figure 8 est un circuit comportant les dispositifs de mémoire à semi-conducteurs de la Figure 7.
En référence à la Figure 5, on peut voir des dispositifs de mémoire à semi-conducteurs comportant des lignes de bits qui présente une configuration en zigzag selon un premier mode de réalisation de l'invention. Dans ce mode de réalisation, les deux lignes de bits BL et
BL utilisées dans les dispositifs de mémoire à semi-conducteurs de la
Figure 1, sont fusionnées en une seule ligne de bits BL. Canne il est visible sur la figure, la ligne de bits BL présente une configuration en zigzag qui établit une liaison à angle droit entre des contacts de ligne de bits il des côtés supérieur et inférieur.
BL utilisées dans les dispositifs de mémoire à semi-conducteurs de la
Figure 1, sont fusionnées en une seule ligne de bits BL. Canne il est visible sur la figure, la ligne de bits BL présente une configuration en zigzag qui établit une liaison à angle droit entre des contacts de ligne de bits il des côtés supérieur et inférieur.
Le pas de la configuration en zigzag selon la présente invention est approximativement deux fois supérieur comparativement aux dispositifs de mémoire à semi-conducteurs qui présentent une structure de ligne de bits ouverte, représentés sur la Figure 3, ce qui facilite l'agencement d'amplificateurs de détection SA, tandis que la capacité de couplage est rarement produite. De plus, la longueur de ligne de bits par cellule unitaire est réduite de moitié comparativement aux dispositifs de mémoire à semi-conducteurs présentant la structure de lignes de bits ouverte conventionnelle, ce qui améliore sensiblement le temps de détection.
En théorie, le retard RC- des dispositifs à semi-conducteurs de la Figure 3 est égal à R x (GJ + Oye), (R étant la résistance de la ligne de bits, CJ la capacité de jonction, et ÇB la capacité de la ligne de bits), mais, selon la présente invention, en utilisant une seule ligne de bits ayant le méme nombre de cellules, le retard RC est égal à R/2 x CCJ + CB/2). Le retard RO est par conséquent réduit, d'où une plus grande vitesse de fonctionnement.
Un circuit comportant les dispositifs de mémoire à semiconducteurs de la Figure 5 est représenté sur la Figure 6. Lorsqu'unie ligne de mots WL est sélectionnée dans une matrice de cellules 13a, des cellules reliées à la ligne de mots sélectionnée WL sont activées. Dans la matrice de cellules 13a, des lignes de bits BL sont reliées aux amplificateurs de détection SA. D'autre part, des cellules reliées à une ligne de mots WL correspondante, opposée, dans une matrice de cellules 13b sont désactivées, tandis que des lignes de bits BL sont reliées aux amplificateurs de détection SA.Des données peuvent par conséquent être détectées en fonction d'une différence de potentiel entre la ligne de bits BL sélectionnée et la ligne de bits BL qui possède une tension de référence.
En référence à la Figure 7, on peut voir une représentation de dispositifs de mémoire à semi-conducteurs selon un second mode de réalisation de la présente invention. Comte il est visible sur la Figure, des contacts de ligne de bits il sont reliés les uns aux autres suivant un angle obtus. Un circuit comportant les dispositifs de mémoire à semiconducteurs de la Figure 7 est représenté sur la Figure 8.
Canne il a ete décrit precedemment, le nombre de cellules par longueur de ligne de bits unitaire est, selon l'invention, deux fois supérieur comparativement aux dispositifs de memoire à semi-conducteurs qui présentent la structure de lignes de bits ouverte de l'art antérieur.
Ainsi, l'utilisation d'une seule ligne de bits comportant le méme nombre de cellules, permet de réduire la résistance et la capacité de couplage, de sorte que la tension de détection est augmentée pour détecter des données, d'où une meilleure qualité et une plus grande rapidité de fonctionnement.
En outre, le pas entre les lignes de bits est, selon la présente invention, deux fois supérieur comparativement aux dispositifs de mémoire å semi-conducteurs qui présentent la structure de ligne de bits ouverte conventionnelle, moyennant quoi, la capacité de couplage produite par des lignes de bits adjacentes est réduite. Par conséquent, le bruit dû au couplage dans les mémoires de forte densité de la catégorie de 16 mégabits et plus, est sensiblement atténué.
Bien que la description qui précède ait porte sur deux modes de réalisation préférés de la présente invention, il est bien entendu que celle-ci ne se limite pas aux exemples particuliers décrits et illustres ici, et qu'il est possible d'y apporter des modifications, sans pour autant sortir du cadre de l'invention.
Claims (3)
1. Dispositif de mémoire à semi-conducteurs comportant des contacts de lignes de bits (11) disposes suivant une structure de ligne de bits repliée, caractérisé en ce qu'une ligne de bits (BL) relie lesdits contacts de ligne de bits suivant une configuration en zigzag.
2. Dispositif selon la revendication 1, caractérisé en ce que lesdits contacts de ligne de bits (il) sont reliés les uns aux autres à angle droit.
3. Dispositif selon la revendication 1, caractérisé en ce que lesdits contacts de ligne de bits (11) sont reliés les uns aux autres suivant un angle obtus.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900004190A KR920007358B1 (ko) | 1990-03-28 | 1990-03-28 | 고집적 메모리 셀 및 코아 어레이 구조 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|---|
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0352893A1 (fr) * | 1988-06-29 | 1990-01-31 | Fujitsu Limited | Dispositif de mémoire dynamique à accès aléatoire du type métal isolant semi-conducteur |
| JPH0281473A (ja) * | 1988-09-19 | 1990-03-22 | Fujitsu Ltd | 半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2743619A1 (de) * | 1977-09-28 | 1979-03-29 | Siemens Ag | Halbleiter-speicherelement und verfahren zu seiner herstellung |
| US4319342A (en) * | 1979-12-26 | 1982-03-09 | International Business Machines Corporation | One device field effect transistor (FET) AC stable random access memory (RAM) array |
| JPS57208691A (en) * | 1981-06-15 | 1982-12-21 | Mitsubishi Electric Corp | Semiconductor memory |
| JPH0276258A (ja) * | 1988-09-13 | 1990-03-15 | Fujitsu Ltd | 半導体記憶装置 |
| JP2974252B2 (ja) * | 1989-08-19 | 1999-11-10 | 富士通株式会社 | 半導体記憶装置 |
-
1990
- 1990-03-28 KR KR1019900004190A patent/KR920007358B1/ko not_active IP Right Cessation
-
1991
- 1991-03-22 FR FR9103522A patent/FR2660475A1/fr active Pending
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- 1991-03-27 JP JP3063190A patent/JPH0774266A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0352893A1 (fr) * | 1988-06-29 | 1990-01-31 | Fujitsu Limited | Dispositif de mémoire dynamique à accès aléatoire du type métal isolant semi-conducteur |
| JPH0281473A (ja) * | 1988-09-19 | 1990-03-22 | Fujitsu Ltd | 半導体記憶装置 |
Non-Patent Citations (1)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 14, no. 263 (E-938)1990 & JP-A-2 081 473 ( FUJITSU LTD ) * |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920007358B1 (ko) | 1992-08-31 |
| NL9100536A (nl) | 1991-10-16 |
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| JPH0774266A (ja) | 1995-03-17 |
| KR910017640A (ko) | 1991-11-05 |
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| GB2242568A (en) | 1991-10-02 |
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