KR970067641A - 반도체 소자의 접촉창 형성방법 - Google Patents

반도체 소자의 접촉창 형성방법 Download PDF

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Abstract

반도체 장치의 접촉창 형성방법에 대해 기재되어 있다. 이는, 반도체 기판 상에 트랜지스터 등과 같은 하부구조물을 형성하는 단계, 상기 하부구조물을 절연시키는 층간절연층을 형성하는 단계, 상기 층간절연층 상에 식각저지층을 형성하는 단계, 접촉창이 형성될 수정부위의 상기 식각저지층 및 층간 절연층의 일부를 식각하여 리세스를 형성하는 단계, 상기 리세스의 측벽에 스페이서를 형성하는 단계, 상기 스페이서를 마스크로 사용하여 상기 층간절연층의 일부가 남도록 상기 층간절연층을 식각하는 단계, 상기 스페이스 및 식각저지층을 제거하는 단계 및 접촉창이 형성될 부분에 잔존하는 상기 층간절연층을 제거하는 단계를 구비한다. 따라서, 미세접촉창 형성과 동시에, 접촉창의 프로파일(profile)을 개선함으로써, 후속 막 증착공정시 단차도포성이 개선될 수 있다.

Description

반도체 소자의 접속창 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 일 실시예를 설명하기 위하여 도시한 단면도들이다.

Claims (8)

  1. 반도체 기판 상에 트랜지스터 등과 같은 하부구조물을 형성하는 제1단계; 상기 하부구조물을 절연시키는 층간절연층을 형성하는 제2단계; 상기 층간절연층 상에 식각저지층을 형성하는 제3단계; 접촉창이 형성될 수정부위의 상기 식각저지층 및 층간 절연층의 일부를 식각하여 리세스를 형성하는 제4단계; 상기 리세스의 측벽에 스페이서를 형성하는 제5단계; 상기 스페이서를 마스크로 사용하여 상기 층간절연층의 일부가 남도록 상기 층간절연층을 식각하는 제6단계; 상기 스페이스 및 식각저지층을 제거하는 제7단계; 및 접촉창이 형성될 부분에 잔존하는 상기 층간절연층을 제거하는 제8단계를 구비하는 것을 특징으로 하는 접촉창 형성방법.
  2. 제1항에 있어서, 상기 제8단계에서, 접촉창이 형성될 부분에 잔존하는 상기 층간절연층 제거시 웨이퍼 전면에 대한 식각공정을 진행하여 접촉창 상단에 완만한 경사를 형성하는 것을 특징으로 하는 접촉창 형성방법.
  3. 제1항에 있어서, 상기 층간절연층은 산화물로 형성하는 것을 특징으로 하는 접촉창 형성방법.
  4. 제3항에 있어서, 상기 산화물로는 HTO, BPSG, BSG, USG 중에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 접촉창 형성방법.
  5. 제1항에 있어서, 상기 식각저지층은, 소정의 이방성 식각에 대해, 상기 층간절연층보다 식각비가 작은 물질로 형성하는 것을 특징으로 하는 접촉창 형성방법.
  6. 제1항에 있어서, 상기 식각저지층은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 다결정실리콘 및 비정질실리콘 중에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 접촉창 형성방법.
  7. 제1항에 있어서, 상기 제5단계에서의 상기 스페이서는, 상기 리세스 폭의 1/2이하의 두께의 물질층을 증착한 다음 이방성식각하여 형성하는 것을 특징으로 하는 접촉창 형성방법.
  8. 제1항에 있어서, 상기 스페이서는 상기 식각저지층과 동일 물질로 형성하는 것을 특징으로 하는 접촉창 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0145058B1 (ko) * 1994-12-31 1998-07-01 김광호 스태틱 랜덤 억세스 메모리 소자 및 제조방법
US6319822B1 (en) * 1998-10-01 2001-11-20 Taiwan Semiconductor Manufacturing Company Process for forming an integrated contact or via
US6214747B1 (en) * 1999-10-28 2001-04-10 United Microelectronics Corp. Method for forming opening in a semiconductor device
DE10027932C2 (de) * 2000-05-31 2003-10-02 Infineon Technologies Ag Verfahren zur Bildung eines Kontaktlochs in einer Isolierschicht eines elektronischen oder mikroelektronischen Bauelements
KR100583121B1 (ko) * 2000-06-29 2006-05-24 주식회사 하이닉스반도체 반도체소자의 금속배선 콘택홀 제조방법
KR100386110B1 (ko) * 2000-11-29 2003-06-02 삼성전자주식회사 반도체 소자의 콘택홀 형성 방법
JP2002217383A (ja) * 2001-01-12 2002-08-02 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
US6664180B1 (en) * 2001-04-02 2003-12-16 Advanced Micro Devices, Inc. Method of forming smaller trench line width using a spacer hard mask
US7045383B2 (en) * 2001-09-19 2006-05-16 BAE Systems Information and Ovonyx, Inc Method for making tapered opening for programmable resistance memory element
KR100474508B1 (ko) * 2002-11-07 2005-03-11 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR100485159B1 (ko) * 2003-01-30 2005-04-22 동부아남반도체 주식회사 반도체 소자의 접속홀 형성 방법
KR100672663B1 (ko) * 2004-12-28 2007-01-24 동부일렉트로닉스 주식회사 씨모스 이미지 센서의 제조방법
KR100722137B1 (ko) * 2005-12-26 2007-05-25 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
CN103579086A (zh) * 2012-07-25 2014-02-12 旺宏电子股份有限公司 半导体装置及形成半导体结构的方法
CN105336669B (zh) * 2014-07-11 2018-11-16 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
US9431297B2 (en) * 2014-10-01 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming an interconnect structure for a semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5463246A (en) * 1988-12-29 1995-10-31 Sharp Kabushiki Kaisha Large scale high density semiconductor apparatus
JP2623812B2 (ja) * 1989-01-25 1997-06-25 日本電気株式会社 半導体装置の製造方法
US5783471A (en) * 1992-10-30 1998-07-21 Catalyst Semiconductor, Inc. Structure and method for improved memory arrays and improved electrical contacts in semiconductor devices
US5605864A (en) * 1994-08-02 1997-02-25 Micron Technology, Inc. Method for forming a semiconductor buried contact with a removable spacer
US5684331A (en) * 1995-06-07 1997-11-04 Lg Semicon Co., Ltd. Multilayered interconnection of semiconductor device
US5847460A (en) * 1995-12-19 1998-12-08 Stmicroelectronics, Inc. Submicron contacts and vias in an integrated circuit

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