CN112786526A - 半导体存储器件的制造方法及半导体存储器件 - Google Patents

Abstract

本发明公开了一种半导体存储器件的制造方法和半导体存储器件。本发明中，半导体存储器件的制造方法包括：提供基底以及位于基底上的功能层，功能层内具有至少一个贯穿功能层的第一沟槽；在第一沟槽的底部和侧壁形成第一掺杂多晶硅膜，且第一掺杂多晶硅膜围成第二沟槽，第二沟槽位于第一沟槽内；在第一掺杂多晶硅膜上形成填充满第二沟槽的第二掺杂多晶硅膜；对第二掺杂多晶硅膜以及第一掺杂多晶硅膜进行第一刻蚀处理，去除部分第一掺杂多晶硅膜和部分第二掺杂多晶硅膜剩余第二掺杂多晶硅膜作为第二掺杂多晶硅层，剩余第一掺杂多晶硅膜作为第一掺杂多晶硅层。本发明能够提高半导体存储器件的性能。

Description

半导体存储器件的制造方法及半导体存储器件

技术领域

本发明涉及半导体制造领域，特别涉及一种半导体存储器件的制造方法及半导体存储器件。

背景技术

多晶硅是半导体制造的重要材料，掺杂多晶硅以其优异的导电特性作为导线被广泛应用于半导体存储器件，其中，掺杂多晶硅的掺杂浓度、沟槽尺寸和掺杂多晶硅填洞能力等是影响导电性的重要因素。

掺杂多晶硅作为导线时，经常需要填充于沟槽(trench)中，但是现有技术中，在掺杂多晶硅之间通常会形成天然氧化层而影响其导电能力，导致半导体存储器件的性能降低。

发明内容

本发明的目的在于提供一种半导体存储器件及半导体存储器件的制造方法，以提高半导体存储器件的性能。

为解决上述技术问题，本发明的实施方式提供了一种半导体存储器件的制造方法，包括：提供基底以及位于基底上的功能层，功能层内具有至少一个贯穿功能层的第一沟槽；在第一沟槽的底部和侧壁形成第一掺杂多晶硅膜，且第一掺杂多晶硅膜围成第二沟槽，第二沟槽位于第一沟槽内；在第一掺杂多晶硅膜上形成填充满第二沟槽的第二掺杂多晶硅膜；对第二掺杂多晶硅膜以及第一掺杂多晶硅膜进行第一刻蚀处理，去除部分第一掺杂多晶硅膜和部分第二掺杂多晶硅膜，剩余第二掺杂多晶硅膜作为第二掺杂多晶硅层，剩余第一掺杂多晶硅膜作为第一掺杂多晶硅层。

通过在第一沟槽的底部和侧壁形成第一掺杂多晶硅膜，且第一掺杂多晶硅膜围成第二沟槽，即第一掺杂多晶硅膜为开口结构，由此可以在第二沟槽中填充第二掺杂多晶硅膜；对第一掺杂多晶硅膜和第二掺杂多晶硅膜进行第一刻蚀，以形成第一掺杂多晶硅层和第二掺杂多晶硅层。不同于现有技术中的第一掺杂多晶硅层和第二掺杂多晶硅层均与功能层侧壁相接触，本发明实施例中仅有第一掺杂多晶硅层与功能层侧壁相接触，因此与功能层接触的掺杂多晶硅层仅由第一掺杂多晶硅层构成，相应的与功能层接触的掺杂多晶硅层中仅可能会形成一层天然氧化层，在由第一掺杂多晶硅层形成的导电通道中仅有一层天然氧化层，由此降低作为导电通道的掺杂多晶硅的电阻值，提高半导体存储器件的导电性能。

另外，在第一沟槽的底部和侧壁形成第一掺杂多晶硅膜，包括：在第一沟槽的底部和侧壁形成第一初始掺杂多晶硅膜，且第一初始掺杂多晶硅膜围成初始沟槽；对位于第一沟槽侧壁上的第一初始掺杂多晶硅膜进行第二刻蚀处理，剩余第一初始掺杂多晶硅膜作为第一掺杂多晶硅膜，第二沟槽的开口尺寸大于初始沟槽的开口尺寸。刻蚀第一沟槽侧壁上的第一初始掺杂多晶硅膜，以使第二沟槽的开口尺寸大于初始沟槽的开口尺寸，以提高后续形成第二掺杂多晶硅膜的工艺窗口，进而降低后续形成第二掺杂多晶硅膜过程中形成孔隙的概率，且减小后续形成孔隙的尺寸，以便进一步的提高半导体存储器件的性能。

另外，在第一沟槽的底部和侧壁形成第一初始掺杂多晶硅膜之后、第二刻蚀处理之前，还包括：对位于第一沟槽侧壁上的第一初始掺杂多晶硅膜进行掺杂处理，用于提高第二刻蚀处理对第一初始掺杂多晶硅膜的掺杂区域的刻蚀速率。对位于第一沟槽侧壁上的第一初始掺杂多晶硅膜进行掺杂处理，以增加部分区域的掺杂浓度，有利于进一步的控制形成的第二沟槽的形貌，保证第二沟槽具有较大的开口尺寸，进一步的提高形成的第二掺杂多晶硅膜的质量。

另外，掺杂处理的工艺参数包括：掺杂处理采用的掺杂离子与第一初始掺杂多晶硅膜中的掺杂离子为同族元素，保证第一掺杂多晶硅膜具有电性相同的掺杂离子，使得第一掺杂多晶硅膜具有较好的导电性能。

另外，在进行掺杂处理后，第一掺杂多晶硅膜中具有掺杂部分，且在由基底指向功能层的方向上，掺杂部分的掺杂离子浓度逐渐增加。第一掺杂多晶硅膜中的掺杂离子浓度越高，刻蚀速率越快，由此保证获得具有较大开口的第二沟槽，提高形成的第二掺杂多晶硅膜的质量。

另外，在沿基底指向功能层的方向上，第二沟槽的宽度逐渐增加。形成第二掺杂多晶硅膜的工艺气体更容易达到第二沟槽底部，使侧壁和底部工艺气体的沉积速率趋于同步，避免第二沟槽开口区域提早封口，由此，进一步地降低第二掺杂多晶硅膜中孔隙的尺寸，甚至消除孔隙。

另外，采用低压化学沉积技术形成第一掺杂多晶硅膜和第二掺杂多晶硅膜；低压化学沉积技术的工艺参数包括：沉积温度范围为350～700C，沉积压力范围为0.2～4Torr。

另外，在形成第二掺杂多晶硅膜之前，还包括：在第一掺杂多晶硅膜远离功能层的表面形成第一天然氧化层。第一掺杂多晶硅膜暴露在空气中会发生氧化，由于第一掺杂多晶硅膜覆盖第一沟槽侧壁，即第一掺杂多晶硅膜在功能层和第一天然氧化层之间，避免由于第一天然氧化层与功能层直接接触，使第二掺杂多晶硅膜和第一掺杂多晶硅膜被第一天然氧化层完全隔离，由此降低由第一掺杂多晶硅层形成的导电通道的电阻值，提高半导体存储器件的导电性能。

另外，第一掺杂多晶硅膜的掺杂离子和第二掺杂多晶硅膜的掺杂离子为同族元素。保证第一掺杂多晶硅膜的掺杂离子和第二掺杂多晶硅膜具有电性相同的掺杂离子，使得第一掺杂多晶硅膜的掺杂离子和第二掺杂多晶硅膜具有较好的导电性能。

本发明的实施例还提供了一种半导体存储器件，包括：基底以及位于基底上的功能层，功能层内具有至少一个贯穿功能层的第一沟槽；第一掺杂多晶硅层，第一掺杂多晶硅层位于第一沟槽的底部和侧壁，且第一掺杂多晶硅层围成第二沟槽，第二沟槽位于第一沟槽内；第二掺杂多晶硅层，第二掺杂多晶硅层位于第二沟槽内。第一掺杂多晶硅层位于第一沟槽的底部和侧壁，且第一掺杂多晶硅膜围成第二沟槽，即第一掺杂多晶硅膜为开口结构；第二掺杂多晶硅层位于第二沟槽内，不同于现有技术中的第一掺杂多晶硅层和第二掺杂多晶硅层均与功能层侧壁相接触，本发明实施例中仅有第一掺杂多晶硅层与功能层侧壁相接触，因此与功能层接触的掺杂多晶硅层仅由第一掺杂多晶硅层构成，相应的与功能层接触的掺杂多晶硅层中仅可能会形成一层天然氧化层，由此降低由第一掺杂多晶层形成的导电通道的电阻值，提高半导体存储器件的导电性能。

另外，半导体存储器件还包括第一天然氧化层，第一天然氧化层位于第一掺杂多晶硅层和第二掺杂多晶硅层之间。第一掺杂多晶硅膜在功能层和第一天然氧化层之间，避免由于第一天然氧化层与功能层直接接触，使第二掺杂多晶硅膜和第一掺杂多晶硅膜被第一天然氧化层完全隔离，由此降低由第一掺杂多晶硅层形成的导电通道的电阻值，提高半导体存储器件的导电性能。

另外，第一沟槽的结构包括上宽下窄结构、上窄下宽结构或上下等宽结构。对第一沟槽的结构不做限制，应用范围广。

与现有技术相比，本发明实施例提供的技术方案具有以下优点：

本发明实施例中，通过在第一沟槽的底部和侧壁形成第一掺杂多晶硅膜，且第一掺杂多晶硅膜围成第二沟槽，即第一掺杂多晶硅膜为开口结构，由此便于在第二沟槽中填充第二掺杂多晶硅膜，并且避免了为消除第一掺杂多晶硅膜中的孔隙，对第一掺杂多晶硅膜进行刻蚀处理后再形成第二掺杂多晶硅膜带来的加工步骤复杂问题。

不同于现有技术中第一掺杂多晶硅膜完全填充第一沟槽，导致在第一掺杂多晶硅膜中产生孔隙，进而影响半导体存储器件的导电性能。本发明实施例在第一沟槽的底部和侧壁形成第一掺杂多晶硅膜，且第一掺杂多晶硅膜围成第二沟槽，即第一掺杂多晶硅膜远离基底的顶部不封口，可以防止孔隙的产生，进而提高半导体存储器件的导电性能。所以本发明解决了现有工艺中由孔隙导致的多晶硅导线阻值变大的问题。

对第一掺杂多晶硅膜和第二掺杂多晶硅膜进行第一刻蚀，以形成第一掺杂多晶硅层和第二掺杂多晶硅层。不同于现有技术中的第一掺杂多晶硅层和第二掺杂多晶硅层均与功能层侧壁相接触，在由第一掺杂多晶硅层和第二掺杂多晶硅层组成的导电通道中有两层天然氧化层，并且第一掺杂多晶硅层远离功能层表面的天然氧化层完全阻隔第一掺杂多晶硅层和第二掺杂多晶硅层。本发明实施例中仅有第一掺杂多晶硅层与功能层侧壁相接触，因此与功能层接触的掺杂多晶硅层仅由第一掺杂多晶硅层构成，相应的与功能层接触的掺杂多晶硅层中仅可能会形成一层天然氧化层，而位于第一掺杂多晶硅层远离功能层表面的天然氧化层不会完全隔绝第一掺杂多晶硅层和第二掺杂多晶硅层，在由第一掺杂多晶硅层形成的导电通道中仅有一层天然氧化层，由此降低第一掺杂多晶层构成的导电通道的电阻值，提高半导体存储器件的导电性能。

总之，发明实施例既可以解决孔隙带来的半导体存储器件导电性能降低的问题，又可以通过减少导电通道中的天然氧化层的数量降低导电通道的电阻值，提高半导体存储器件的导电性能。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1至图3是现有技术提供的半导体存储器件的制造方法各步骤对应的结构示意图；

图4至图9是本发明一实施例提供的半导体存储器件的制造方法各步骤对应的结构示意图；

图10至图12是本发明又一实施例提供的半导体存储器件的制造方法各步骤对应的结构示意图；

图13至图15是本发明另一实施例提供的半导体存储器件的制造方法各步骤对应的结构示意图；

图16是本发明一实施例提供的半导体存储器件的结构示意图。

具体实施方式

由背景技术可知，现有半导体存储器件的导电性能还有待改善。结合图1至图3，对半导体存储器件的制造方法各步骤对应的结构示意图进行分析：

参考图1，在基底100的表面形成若干分立的功能层101；在功能层101的表面和基底100的表面形成第一掺杂多晶硅膜107。

第一掺杂多晶硅膜107填充满相邻功能层101之间的沟槽结构。

由于工艺条件限制，如LPCVD制程极限与沟槽结构限制，在形成第一掺杂多晶硅膜107的工艺过程中，在沟槽结构内未被第一掺杂多晶硅膜107材料填充满之前，沟槽结构开口区域会提早被第一掺杂多晶硅膜107材料封堵，导致沟槽结构开口区域被提早封口。因此，常常会在第一掺杂多晶硅膜107内部产生第一孔隙108。并且，孔隙会增加第一掺杂多晶硅膜107的阻值，降低第一掺杂多晶硅膜107的导电性能。

参考图2，对第一掺杂多晶硅膜107(参考图7)进行刻蚀处理形成第一掺杂多晶硅层104，露出功能层101部分侧壁表面；在第一掺杂多晶硅层104表面和露出的功能层101侧壁表面形成第二掺杂多晶硅膜102，且第二掺杂多晶硅膜102中具有第二孔隙103。

在形成第一掺杂多晶硅层104之后、形成第二掺杂多晶硅膜102之前，受到环境的影响，第一掺杂多晶硅层104顶部表面会形成第一氧化层105，且第一氧化层105通常位于第一掺杂多晶硅层104整个顶部表面。

由于第一孔隙108的存在，刻蚀后形成的第一掺杂多晶硅层104易形成V型结构，会降低第二掺杂多晶硅层109与第一掺杂多晶硅层104的接合度。

另外，在第一掺杂多晶硅层104整个顶部表面具有第一天然氧化层105，第一天然氧化层105完全隔离第一掺杂多晶硅层104和第二掺杂多晶硅膜102，使得掺杂多晶硅导电通道被隔绝，由此提高了由第一掺杂多晶层104和第二掺杂多晶硅膜102作为导电通道的整体电阻值，降低半导体存储器件的导电性能。

参考图3，对第二掺杂多晶硅膜102(参考图2)进行刻蚀处理，刻蚀去除功能层101部分侧壁上的第二掺杂多晶硅膜102，形成第二掺杂多晶硅层109；在第二掺杂多晶硅层109的远离基底100的顶部表面形成第二天然氧化层106，第二天然氧化层106会进一步降低半导体存储器件的导电性能。

第一掺杂多晶硅层104和第二掺杂多晶硅层109整体构成半导体存储器件的导电通道，用于导通基底100与位于第一掺杂多晶硅层104和第二掺杂多晶硅层109远离基底100一侧的导电层(未标识)，即导电通道导通的是位于第一掺杂多晶硅层104和第二掺杂多晶硅层109的上下相对两侧的部件；由于导电通道具有第一天然氧化层105和第二天然氧化层106两层天然氧化层，使得导电通道的电阻值变大，因而对半导体存储器件的电学性能造成不良影响。

为解决上述问题，本发明实施例提供一种半导体存储器件的制造方法，本发明实施例中，通过在第一沟槽的底部和侧壁形成第一掺杂多晶硅膜，且第一掺杂多晶硅膜围成第二沟槽，即第一掺杂多晶硅膜为开口结构，由此便于在第二沟槽中填充第二掺杂多晶硅膜，避免了当第一掺杂多晶硅膜为闭口结构时产生的孔隙问题，并且避免需对第一掺杂多晶硅膜进行刻蚀处理后再形成第二掺杂多晶硅膜带来的加工步骤复杂问题。

对第一掺杂多晶硅膜和第二掺杂多晶硅膜进行第一刻蚀，去除部分第一掺杂多晶硅膜和部分第二掺杂多晶硅膜，以形成第一掺杂多晶硅层和第二掺杂多晶硅层。现有技术中的第一掺杂多晶硅层和第二掺杂多晶硅层均与功能层侧壁相接触，导电通道中由两层天然氧化层。本发明实施例中仅有第一掺杂多晶硅层与功能层侧壁相接触，因此与功能层接触的掺杂多晶硅层仅由第一掺杂多晶硅层构成，由第一掺杂多晶硅层构成的导电通道中仅有一层天然氧化层，由此降低导电通道的电阻值，提高半导体存储器件的导电性能。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本发明的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合相互引用。

图4至图9是本发明一实施例提供的半导体存储器件的制造方法各步骤对应的结构示意图。

参考图4至图6，提供基底120以及位于基底120上的功能层110，功能层110内具有至少一个贯穿功能层110的第一沟槽121。

所述基底120的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；或者，所述基底120还可以为绝缘体上的硅基底或者绝缘体上的锗基底。

本实施例中，所述基底120的材料为硅。

本实施例中，功能层110为单层结构，且功能层110的材料为绝缘材料；具体地，功能层110的材料可以为氮化硅、氧化硅或者氮氧化硅。需要说明的是，在其他实施例中，功能层也可以为叠层结构。

第一沟槽121贯穿功能层110，并且第一沟槽121的数量为至少一个。

图4为剖面结构示意图，图5为图4对应的一种俯视结构示意图，参考图5，第一沟槽121可以为位于功能层110内的开口，且第一沟槽121周围被功能层110环绕；或者，参考图6，图6为图4对应的另一种俯视结构示意图第一沟槽121还可以为条状凹槽，且在同一方向上，条状凹槽的长度与功能层110的长度相同，即在该方向上，条状凹槽贯穿功能层110。

参考图7，在第一沟槽121(参考图4)的底部和侧壁形成第一掺杂多晶硅膜111，且第一掺杂多晶硅膜111围成第二沟槽122，第二沟槽122位于第一沟槽121内。

第一掺杂多晶硅膜111中的掺杂离子包括P、As或者B中的至少一个，用于调整第一掺杂多晶硅膜111的导电能力。

本实施例中，第一掺杂多晶硅膜111保型覆盖功能层110以及基底120。保型覆盖为不完全覆盖。

具体地，第一掺杂多晶硅膜111覆盖功能层110顶部和侧壁以及基底120表面，且第一掺杂多晶硅膜111未填充满第一沟槽121。也就是说，第一沟槽121顶部开口未被第一掺杂多晶硅膜111封闭。

本实施例中，采用低压化学沉积技术在第一沟槽121的底部和侧壁形成第一掺杂多晶硅膜111，低压化学沉积技术的工艺参数包括：沉积温度范围为350～700C，沉积压力范围为0.2～4Torr，反应气体的通入时间为5～180分钟。

具体地，反应气体包括硅源气体和掺杂源气体，其中，硅源气体包括SiH₄、Si₂H₆或者SiH₂Cl₂中的至少一种，用以提供硅原子。掺杂源气体包括PH₃、BCl₃、B₂H₆或者AsH₃中的至少一种，用以提供掺杂离子和吸附硅原子，其中，掺杂离子为P、B、As。

本实施例中，同时通入硅源气体和掺杂源气体以形成第一掺杂多晶硅膜111。在其他实施例中，也可以不同时通入硅源气体和掺杂源气体，例如，先通入硅源气体；或者，先通入掺杂源气体；或者，交替通入硅源气体和掺杂源气体。

本实施例中，当掺杂源气体为至少两种时，至少两种的掺杂源气体可以同时通入，也可以交替通入。

需要说明的是，当掺杂源气体为至少两种时，掺杂源气体的掺杂离子是同族元素，同族元素电性一致，保证掺杂源气体全部提供电子或全部提供空穴，避免部分掺杂离子提供空穴和部分掺杂离子提供电子导致电子和空穴复合，使得掺杂效果降低。例如掺杂源气体可以是PH₃和AsH₃的混合气体，也可以交替通入PH₃和AsH₃。

本实施例中，第一掺杂多晶硅膜111围成第二沟槽122，即第一沟槽121远离基底120的一端不封口，如此，便于后续制造过程中第二掺杂多晶硅膜113的制作，并且解决了现有技术中第一掺杂多晶硅膜107(参考图1)中产生孔隙(108)的问题，有利于提高第一掺杂多晶硅膜111的导电能力。

本实施例中，在沿所述基底120指向所述功能层110的方向上，第二沟槽122的宽度逐渐减小。在其他实施例中，第二沟槽的宽度也可以逐渐增大，便于提高后续形成的第二掺杂多晶硅膜工艺的质量；或者第二沟槽的宽度也可以相同。

需要说明的是，由于掺杂多晶硅材料暴露在空气中会发生氧化，因此在第一掺杂多晶硅膜111远离所述功能层120的表面形成第一天然氧化层112，即在第一掺杂多晶硅膜111顶部表面形成第一天然氧化层112。可以理解的是，第一天然氧化层112并非采用具体制造工艺形成，而是在制造过程中第一掺杂多晶硅膜111发生氧化形成。

第一天然氧化层112的材料为氧化硅、氮氧化硅、碳氧化硅或者碳氮氧化硅。

参考图8，在第一掺杂多晶硅膜111上形成填充满第二沟槽122(参考图7)的第二掺杂多晶硅膜113。

本实施例中，第二掺杂多晶硅膜113掺杂包括P、As或者B中的至少一个。

同样地，采用低压化学沉积技术制备第二掺杂多晶硅膜113。制备的工艺参数可以与制备第一掺杂多晶硅膜111相同，也可以不同。

具体地，第一掺杂多晶硅膜111和第二掺杂多晶硅膜113可以使用不同的生成气体，第一掺杂多晶硅膜111的掺杂离子和第二掺杂多晶硅膜113的掺杂离子为同族元素，使得第一掺杂多晶硅膜111和第二掺杂多晶硅膜113电性相同，保证由第一掺杂多晶硅膜111和第二掺杂多晶硅膜113组成的整体具有较好的导电性能。本实施例中，形成的第二掺杂多晶硅膜113中具有孔隙114。

参考图9，对第二掺杂多晶硅膜113(参考图8)以及第一掺杂多晶硅膜111(参考图8)进行第一刻蚀处理，去除部分第一掺杂多晶硅膜111和部分第二掺杂多晶硅膜113，剩余第二掺杂多晶硅膜113作为第二掺杂多晶硅层124，剩余第一掺杂多晶硅膜111作为第一掺杂多晶硅层122。

本实施例中，采用第一蚀刻处理调整第二掺杂多晶硅层124和第一掺杂多晶硅层122高度，可刻蚀去除第二掺杂多晶硅膜113内部的孔隙114，并且获得较为平滑的表面。

需要说明的是，在对第二掺杂多晶硅膜113以及第一掺杂多晶硅膜111进行第一刻蚀处理后，在第一掺杂多晶硅层122远离所述基底120的顶部表面和所述第二掺杂多晶硅层124远离所述基底120的顶部表面形成第二天然氧化层125。

本实施例中，在形成第一掺杂多晶硅层122和第二掺杂多晶硅层124后，会在第一掺杂多晶硅层122和第二掺杂多晶硅层124远离基底120的一侧形成其他导电层(为标识)，第一掺杂多晶硅层122作为导电通道用于导通基底120与其他导电层。

需要说明的是，在形成第一掺杂多晶硅层122和第二掺杂多晶硅层124后，在第一掺杂多晶硅层122和第二掺杂多晶硅层124上形成其他导电层前，会对第二天然氧化层125进行处理以去除第二天然氧化层125，进一步降低由第一掺杂多晶层122形成的导电通道的电阻值；或者，也可以不对第二天然氧化层125进行表面处理，直接在第一掺杂多晶硅层122和第二掺杂多晶硅层124制备其他导电层。

由于在第一沟槽121的底部和侧壁形成第一掺杂多晶硅膜111，且第一掺杂多晶硅膜111围成第二沟槽122，即第一掺杂多晶硅膜111为开口结构，便于在第二沟槽122的侧壁和表面形成第二掺杂多晶硅膜113。同时，第一掺杂多晶硅膜111为开口结构，避免了由于第一掺杂多晶硅膜111为闭口结构而产生的孔隙，从而提高电阻值，影响导电性的问题。

此外，对第一掺杂多晶硅膜111和第二掺杂多晶硅膜113进行第一刻蚀，以形成第一掺杂多晶硅层122和第二掺杂多晶硅层124。区别于现有技术中第一掺杂多晶硅层104(参考图3)和第二掺杂多晶硅层109(参考图3)均与功能层101(参考图3)侧壁相接触，导致相应的与功能层101(参考图3)接触的掺杂多晶硅层中会形成2层天然氧化层，本发明实施例中仅有第一掺杂多晶硅层122与功能层110侧壁相接触，因此位于功能层110附近区域的掺杂多晶硅层仅由第一掺杂多晶硅层122构成；本实施例中由第一掺杂多晶硅层形成的导电通道中仅有一层天然氧化层，即第二天然氧化层125，由此降低由第一掺杂多晶层122形成的导电通道的电阻值，提高半导体存储器件的导电性能。

本发明又一实施例还提供一种半导体存储器件的制造方法，本实施例提供的技术方案与上一实施例大体相同，主要改进之处在于：形成第一掺杂多晶硅膜的工艺不同。图10至图12是本发明又一实施例提供的半导体存储器件的制造方法各步骤对应的结构示意图，与前一实施例相同或者相应的部分，可参考前一实施例的说明，在此不再赘述。

参考图10，提供基底200以及位于基底200上的功能层201，功能层201内具有至少一个贯穿功能层201的第一沟槽(未标示)；在第一沟槽的底部和侧壁形成第一初始掺杂多晶硅膜，且第一初始掺杂多晶硅膜(未标示)围成初始沟槽(未标示)。

本实施例中，在沿所述基底200指向所述功能层201的方向上，初始沟槽的宽度逐渐减小。

对位于第一沟槽侧壁上的第一初始掺杂多晶硅膜进行第二刻蚀处理，剩余第一初始掺杂多晶硅膜作为第一掺杂多晶硅膜203，第二沟槽224的开口尺寸大于初始沟槽的开口尺寸。

本实施例中，由于只对位于第一沟槽侧壁上的第一初始掺杂多晶硅膜进行第二刻蚀处理，第一掺杂多晶硅膜203围成第二沟槽224，因此有利于扩大第二沟槽224的开口尺寸，使第二沟槽224的开口尺寸大于初始沟槽212的开口尺寸。

具体地，扩大第二沟槽224的开口尺寸，有利于降低后续在第二沟槽224中的填充第二掺杂多晶硅膜的难度，降低在第二掺杂多晶硅膜中孔隙产生的概率，甚至消除孔隙，改善填充效果。

本实施例中，先形成顶部不封口的第一初始掺杂多晶硅膜有利于避免第一初始掺杂多晶硅膜中孔隙(未标识)的形成，再在开口尺寸扩大的第二沟槽224中填充第二掺杂多晶硅膜205，有利于避免第一掺杂多晶硅膜中孔隙的形成，即本实施例可以解决孔隙带来的使导电通道电阻值升高的问题，由此提高半导体存储器件的导电性能。

本实施例中，第二沟槽224的剖面形状为倒梯形，即在沿基底指向功能层的方向上，第二沟槽224的宽度尺寸逐渐增加。

需要说明的是，由于掺杂多晶硅暴露在空气中会发生氧化，因此，在第一掺杂多晶硅膜203远离功能层201的表面会形成第一天然氧化层204。

参考图11，在第一掺杂多晶硅膜203上形成填充满第二沟槽224(参考图10)的第二掺杂多晶硅膜205。

扩大第二沟槽224(参考图11)的开口尺寸，有利于提高后续形成第二掺杂多晶硅膜205的工艺窗口，进而降低后续形成第二掺杂多晶硅膜205过程中形成孔隙215的概率，且减小后续形成孔隙215的尺寸，以便进一步的提高半导体存储器件的性能。

同时，扩大第二沟槽224(参考图11)的开口尺寸，使生成第二掺杂多晶硅膜205的气体更容易达到第二沟槽224底部，侧壁和底部气体的沉积速率趋于同步，由此可以避免第二掺杂多晶硅膜205提早封口，便于消除孔隙215以达到良好的填充效果和提高半导体存储器件的导电性能。

参考图12，对第二掺杂多晶硅膜205(参考图11)以及第一掺杂多晶硅膜203(参考图11)进行第一刻蚀处理，去除部分第一掺杂多晶硅膜203和部分第二掺杂多晶硅膜205，剩余第二掺杂多晶硅膜205作为第二掺杂多晶硅层225，剩余第一掺杂多晶硅膜203作为第一掺杂多晶硅层213。

本实施例中，在对第二掺杂多晶硅膜205以及第一掺杂多晶硅膜203进行第一刻蚀处理后，在第一掺杂多晶硅层213远离所述基底200的顶部表面和所述第二掺杂多晶硅层225远离所述基底200的顶部表面形成第二天然氧化层216。

本实施例中，由于对位于第一沟槽侧壁上的第一初始掺杂多晶硅膜202进行第二刻蚀处理，使第二沟槽224的开口尺寸大于初始沟槽212的开口尺寸。有利于提高后续形成第二掺杂多晶硅膜205的工艺窗口，一方面有利于延迟第二掺杂多晶硅膜205封口时间，使孔隙215更加远离基底200，为后续的第一刻蚀处理提供足够的去除高度；另一方面有利于降低后续形成第二掺杂多晶硅膜205过程中形成孔隙215的概率，且减小后续形成孔隙215的尺寸，以便进一步的提高半导体存储器件的性能，即可以防止在第一初始掺杂多晶硅膜202和第二掺杂多晶硅膜205中形成孔隙，提高掺杂多晶硅的填洞能力，进而提高半导体存储器件的导电性能。

另外，相对于现有技术中第一掺杂多晶硅层104(参考图3)与第二掺杂多晶硅层109(参考图3)均与功能层101(参考图3)接触，在沿基底100(参考图3)指向功能层101任意区域，导电通道中均具有第一天然氧化层105(参考图3)和第二天然氧化层106(参考图3)两层天然氧化层，导电通道的电阻值较大。而本实施例中，仅有第一掺杂多晶硅层213与功能层200接触，相应的与功能层201接触的掺杂多晶硅层中仅可能会形成第二天然氧化层216，即在由第一掺杂多晶硅层213形成的导电通道中，在沿基底100指向功能层101的方向上，导电通道中仅有第二天然氧化层216，由此降低了由第一掺杂多晶层213形成的导电通道的电阻值，提高半导体存储器件的导电性能。

本发明另一实施例还提供一种半导体存储器件的制造方法，本实施例提供的技术方案与上一实施例大体相同，主要改进之处在于：在第一沟槽的底部和侧壁形成第一初始掺杂多晶硅膜之后、所述第二刻蚀处理之前，对第一初始掺杂多晶硅膜进行掺杂处理。图13至图15是本发明另一实施例提供的半导体存储器件的制造方法步骤对应的结构示意图，与前一实施例相同或者相应的部分，可参考前一实施例的说明，在此不再赘述。

参考图13，提供基底300以及位于基底300上的功能层301，功能层301内具有至少一个贯穿功能层301的第一沟槽311。

参考图14，在第一沟槽311(参考图13)的底部和侧壁形成第一初始掺杂多晶硅膜303，并且第一初始掺杂多晶硅膜303围成初始沟槽312；在第一沟槽311的底部和侧壁形成第一初始掺杂多晶硅膜303之后，对第一沟槽311侧壁上的第一初始掺杂多晶硅膜303进行掺杂处理，用于提高第二刻蚀处理对掺杂处理后的第一初始掺杂多晶硅膜303的刻蚀速率。

掺杂处理采用的掺杂离子与第一初始掺杂多晶硅膜303中的掺杂离子为同族元素，由此保证第一初始掺杂多晶硅膜303电性相同，使得第一掺杂多晶硅膜具有较好的导电性能。

具体地，向第一初始掺杂多晶硅膜303表面通入掺杂源气体，掺杂源气体包括PH₃、BCl₃、B₂H₆或者AsH₃中的至少一种。

具体地，当掺杂源气体为至少两种时，至少两种的掺杂源气体可以同时通入，也可以交替通入。

需要说明的是，本实施例在进行掺杂处理时，只通入掺杂源气体，而不通入硅源气体。

本实施例中，在进行掺杂处理后，第一初始掺杂多晶硅膜303中具有掺杂部分304和未掺杂部分314，且掺杂部分304位于功能层301顶部上方以及侧壁上。

在通入掺杂源气体的过程中，由于掺杂源气体本身性质和第一沟槽311的结构限制，使掺杂源气体更容易到达初始沟槽312中远离基底300的第一初始掺杂多晶硅膜303，不容易到达初始沟槽312中靠近基底300的第一初始掺杂多晶硅膜303。因此，在由基底300指向功能层301的方向上，掺杂部分304的掺杂离子浓度逐渐增加。

具体地，第一掺杂多晶硅膜303的掺杂部分304相较于第一掺杂多晶硅膜303的未掺杂部分314掺杂离子浓度可提升5～60％。

参考图15，在对第一沟槽311(参考图13)侧壁上的第一初始掺杂多晶硅膜303(参考图14)进行掺杂处理之后，对第一初始掺杂多晶硅膜303进行第二刻蚀处理形成第一掺杂多晶硅膜305，第一掺杂多晶硅膜305围成第二沟槽306。

第二刻蚀处理刻蚀去除掺杂部分304(参考图14)，并且，掺杂部分304的掺杂离子的浓度越高，第二刻蚀处理的刻蚀速率越快，由此保证在由基底300指向功能层301的方向上，第二沟槽306的宽度逐渐变大。

本实施例中，在第一沟槽311的底部和侧壁形成第一初始掺杂多晶硅膜303之后、所述第二刻蚀处理之前，对第一初始掺杂多晶硅膜303进行掺杂处理，以使第一沟槽311侧壁上的第一初始掺杂多晶硅膜303的离子掺杂浓度不同，进而使基底300指向功能层301的方向上，第二沟槽306的宽度逐渐变大。有利于延迟后续形成的第二掺杂多晶硅膜封口时间，使孔隙更加远离基底300，为后续的第一刻蚀处理提供足够的去除高度，并且，在工艺参数较优的情况下，完全消除孔隙以达到良好的填充效果。

后续的工艺步骤包括：在第一掺杂多晶硅膜305远离功能层301的表面形成第一天然氧化层(未标识)；在第一掺杂多晶硅膜305上形成填充满第二沟槽306的第二掺杂多晶硅膜(未标识)；对第二掺杂多晶硅膜以及第一掺杂多晶硅膜305进行第一刻蚀处理，去除部分第一掺杂多晶硅膜305和部分第二掺杂多晶硅膜，剩余第二掺杂多晶硅膜作为第二掺杂多晶硅层(未标识)，剩余第一掺杂多晶硅膜305作为第一掺杂多晶硅层(未标识)；在对第二掺杂多晶硅膜以及第一掺杂多晶硅膜305进行第一刻蚀处理后，还包括：在第一掺杂多晶硅层远离基底300的顶部表面和第二掺杂多晶硅层远离基底300的顶部表面形成第二天然氧化层(未标识)。

本实施例中，对第一掺杂多晶硅膜305和第二掺杂多晶硅膜进行第一刻蚀，去除部分第一掺杂多晶硅膜305和部分第二掺杂多晶硅膜，以形成第一掺杂多晶硅层和第二掺杂多晶硅层。区别于现有技术中第一掺杂多晶硅层104(参考图3)和第二掺杂多晶硅层109(参考图3)均与功能层101(参考图3)侧壁相接触，导致相应的与功能层101(参考图3)接触的掺杂多晶硅层中会形成2层天然氧化层。本发明实施例中仅有第一掺杂多晶硅层与功能层301侧壁相接触，因此位于与功能层301接触的掺杂多晶硅层仅由第一掺杂多晶硅层构成，相应的与功能层301接触的掺杂多晶硅层中仅可能会形成一层天然氧化层，即第二天然氧化层，同时在由第一掺杂多晶硅层组成的导电通道中，在由基底300指向功能层301的方向上，只有第二天然氧化层，由此降低了由第一掺杂多晶层形成的导电通道的电阻值，提高半导体存储器件的导电性能。

另外，由于第一初始掺杂多晶硅膜303为顶部不封口结构，可以防止第一初始掺杂多晶硅膜303中孔隙的产生；在由基底300指向功能层301的方向上，第二沟槽306的宽度逐渐变大，可以防止第二掺杂多晶硅膜中孔隙的产生，提高掺杂多晶硅的填洞能力，进而提高半导体存储器件的导电性能。

需要说明的是，与上一实施例相比，本实施例在形成第一初始掺杂多晶硅膜303后再次进行掺杂，使得掺杂浓度提高，有利于提高刻蚀速率，从而更加容易获得在由基底300指向功能层301的方向上，宽度逐渐减大的第二沟槽306，有利于进一步提高形成的第二掺杂多晶硅膜的质量，进而提高形成的半导体存储器件的性能。

相应的，本发明实施例还提供一种半导体存储器件，可以采用上述任一方法制作。图16为本发明一实施例提供的半导体存储器件的剖面结构示意图。

参考图16，本实施例中，半导体存储器件410包括：基底400以及位于基底400上的功能层401，功能层401内具有至少一个贯穿功能层401的第一沟槽411；第一掺杂多晶硅层402，第一掺杂多晶硅层402位于第一沟槽411的底部和侧壁，且第一掺杂多晶硅层402围成第二沟槽412，第二沟槽412位于第一沟槽411内。第二掺杂多晶硅层403，第二掺杂多晶硅层403位于第二沟槽412内。

以下将结合附图进行详细说明，需要说明的是，与前述实施例相同或相应的部分，可参考前述实施例，以下将不做详细赘述。

具体地，第一沟槽411的结构可以为上宽下窄结构，也可以为上下等宽结构，或者可以为上窄下宽结构。本实施了中第一沟槽411的结构为上窄下宽结构，即在沿基底400指向功能层401的方向上，第一沟槽411的宽度尺寸逐渐减小，第二沟槽412的结构为上宽下窄结构，即在沿基底400指向功能层401的方向上，第二沟槽412的宽度尺寸逐渐增大。

本实施例中，第一掺杂多晶硅层402覆盖第一沟槽411的部分侧壁。

半导体存储器件还包括第一天然氧化层404，第一天然氧化层404位于第一掺杂多晶硅层402和第二掺杂多晶硅层403之间。

半导体存储器件100还包括第二天然氧化层404，第二天然氧化层404位于第一掺杂多晶硅层402远离基底400的顶部表面和第二掺杂多晶硅层403远离基底400的顶部表面。

不同于现有技术中的第一掺杂多晶硅层104(参考图3)和第二掺杂多晶硅层109(参考图3)均与功能层101(参考图3)侧壁相接触，在由第一掺杂多晶硅层104和第二掺杂多晶硅层109组成的导电通道中，在由基底100(参考图3)指向功能层101的方向上，有2层天然氧化层导致半导体存储器件的导电性能降低。本发明实施例中仅有第一掺杂多晶硅层402与功能层401侧壁相接触，因此位于与功能层401接触的掺杂多晶硅层仅由第一掺杂多晶硅层402构成，相应的与功能层接触的掺杂多晶硅层中仅可能会形成一层天然氧化层，即第二天然氧化层405，在由第一掺杂多晶硅层组成的导电通道中，在由基底300指向功能层301的方向上，只有第二天然氧化层405，由此降低由第一掺杂多晶层402形成的导电通道的电阻值，提高半导体存储器件的导电性能。

本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施方式，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (12)

1.一种半导体存储器件的制造方法，其特征在于，包括：

提供基底以及位于所述基底上的功能层，所述功能层内具有至少一个贯穿所述功能层的第一沟槽；

在所述第一沟槽的底部和侧壁形成第一掺杂多晶硅膜，且所述第一掺杂多晶硅膜围成第二沟槽，所述第二沟槽位于所述第一沟槽内；

在所述第一掺杂多晶硅膜上形成填充满所述第二沟槽的第二掺杂多晶硅膜；

对所述第二掺杂多晶硅膜以及所述第一掺杂多晶硅膜进行第一刻蚀处理，去除部分所述第一掺杂多晶硅膜和部分所述第二掺杂多晶硅膜，剩余所述第二掺杂多晶硅膜作为第二掺杂多晶硅层，剩余所述第一掺杂多晶硅膜作为第一掺杂多晶硅层。

2.根据权利要求1所述半导体存储器件的制造方法，其特征在于，所述在所述第一沟槽的底部和侧壁形成第一掺杂多晶硅膜，包括：

在所述第一沟槽的底部和侧壁形成第一初始掺杂多晶硅膜，且所述第一初始掺杂多晶硅膜围成初始沟槽；对位于所述第一沟槽侧壁上的所述第一初始掺杂多晶硅膜进行第二刻蚀处理，剩余所述第一初始掺杂多晶硅膜作为所述第一掺杂多晶硅膜，所述第二沟槽的开口尺寸大于所述初始沟槽的开口尺寸。

3.根据权利要求2所述半导体存储器件的制造方法，其特征在于，在所述第一沟槽的底部和侧壁形成第一初始掺杂多晶硅膜之后、所述第二刻蚀处理之前，还包括：对位于所述第一沟槽侧壁上的所述第一初始掺杂多晶硅膜进行掺杂处理，用于提高所述第二刻蚀处理对所述第一初始掺杂多晶硅膜的掺杂区域的刻蚀速率。

4.根据权利要求3所半导体存储器件的制造方法，其特征在于，所述掺杂处理的工艺参数包括：所述掺杂处理采用的掺杂离子与所述第一初始掺杂多晶硅膜中的掺杂离子为同族元素。

5.根据权利要求3所述的半导体存储器件的制造方法，其特征在于，在进行所述掺杂处理后，所述第一掺杂多晶硅膜中具有掺杂部分，且在由所述基底指向所述功能层的方向上，所述掺杂部分的掺杂离子浓度逐渐增加。

6.根据权利要求1至3中任一所述半导体存储器件的制造方法，其特征在于，在沿所述基底指向所述功能层的方向上，所述第二沟槽的宽度逐渐增加。

7.根据权利要求1所述半导体存储器件的制造方法，其特征在于，采用低压化学沉积技术形成所述第一掺杂多晶硅膜和所述第二掺杂多晶硅膜；所述低压化学沉积技术的工艺参数包括：沉积温度范围为350～700C，沉积压力范围为0.2～4Torr。

8.根据权利要求1所述半导体存储器件的制造方法，其特征在于，在所述形成第二掺杂多晶硅膜之前，还包括：在所述第一掺杂多晶硅膜远离所述功能层的表面形成第一天然氧化层。

9.根据权利要求1所述半导体存储器件的制造方法，其特征在于，所述第一掺杂多晶硅膜的掺杂离子和所述第二掺杂多晶硅膜的掺杂离子为同族元素。

10.一种半导体存储器件，其特征在于，包括：

基底以及位于所述基底上的功能层，所述功能层内具有至少一个贯穿所述功能层的第一沟槽；

第一掺杂多晶硅层，所述第一掺杂多晶硅层位于所述第一沟槽的底部和侧壁，且所述第一掺杂多晶硅层围成第二沟槽，所述第二沟槽位于所述第一沟槽内；

第二掺杂多晶硅层，所述第二掺杂多晶硅层位于所述第二沟槽内。

11.根据权利要求10所述的半导体存储器件，其特征在于，所述半导体存储器件还包括第一天然氧化层，所述第一天然氧化层位于所述第一掺杂多晶硅层和所述第二掺杂多晶硅层之间。

12.根据权利要求10所述半导体存储器件，其特征在于，所述第一沟槽的结构包括上宽下窄结构、上窄下宽结构或上下等宽结构。

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