JPH11154702A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11154702A JPH11154702A JP9319476A JP31947697A JPH11154702A JP H11154702 A JPH11154702 A JP H11154702A JP 9319476 A JP9319476 A JP 9319476A JP 31947697 A JP31947697 A JP 31947697A JP H11154702 A JPH11154702 A JP H11154702A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】
【課題】 高集積度かつ、低抵抗で高信頼性の多層配線
を有する半導体装置の製造方法を提供する。 【解決手段】 下層配線と上層配線の接続プラグ部２４
に下層配線と同材料のアルミあるいはアルミ合金を用
い、このプラグの形成を下層配線と上層配線間の絶縁膜
の堆積前に下層配線上の凸型パターンのプラグ２４とし
て形成する。次にプラグ２４の側壁を陽極酸化によりア
ルミナ化９した後、下層配線２３の形成を行う。プラグ
２４と下層配線２３が自己整合的に位置合わせできるの
で、目ズレによる不良が生じない。またプラグ２４側壁
をアルミナ化９することでプラグ形成後の下層配線エッ
チング時にプラグ２４の側壁がエッチングされることが
ないため、低抵抗で高信頼性のアルミプラグを実現する
ことが可能である。
を有する半導体装置の製造方法を提供する。 【解決手段】 下層配線と上層配線の接続プラグ部２４
に下層配線と同材料のアルミあるいはアルミ合金を用
い、このプラグの形成を下層配線と上層配線間の絶縁膜
の堆積前に下層配線上の凸型パターンのプラグ２４とし
て形成する。次にプラグ２４の側壁を陽極酸化によりア
ルミナ化９した後、下層配線２３の形成を行う。プラグ
２４と下層配線２３が自己整合的に位置合わせできるの
で、目ズレによる不良が生じない。またプラグ２４側壁
をアルミナ化９することでプラグ形成後の下層配線エッ
チング時にプラグ２４の側壁がエッチングされることが
ないため、低抵抗で高信頼性のアルミプラグを実現する
ことが可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関わり、特に、多層配線の上層と下層を接
続するプラグを備えた半導体装置及びその製造方法に関
する。
の製造方法に関わり、特に、多層配線の上層と下層を接
続するプラグを備えた半導体装置及びその製造方法に関
する。
【０００２】
【従来の技術】多層配線を有する半導体装置において、
上層と下層の配線を接続する部分には、通常プラグが形
成される。従来のプラグ作成法は図２１に示すように下
層の配線パターン２２３を形成後、層間絶縁膜２１１を
堆積し、通常の露光法及び異方性エッチングにより下層
配線に達するヴィアホール２２１を開口し、化学気相成
長法等によりヴィアホール２２１内にタングステン、ア
ルミ等の金属を埋め込みプラグ２２４を形成する方法で
ある。
上層と下層の配線を接続する部分には、通常プラグが形
成される。従来のプラグ作成法は図２１に示すように下
層の配線パターン２２３を形成後、層間絶縁膜２１１を
堆積し、通常の露光法及び異方性エッチングにより下層
配線に達するヴィアホール２２１を開口し、化学気相成
長法等によりヴィアホール２２１内にタングステン、ア
ルミ等の金属を埋め込みプラグ２２４を形成する方法で
ある。
【０００３】この方法ではヴィアホール２２１開口の際
の露光工程において下層の配線パターン２２３に対して
位置ズレが生じた際に、図２４のようにヴィアホール２
２１を開口する異方性エッチング時に、配線パターン２
２３の下層の絶縁膜２０２及びさらに下層の配線もしく
はＳｉ基板２０１までエッチングがすすみ、配線のショ
ート等の不良が生じる原因となる。このため従来はヴィ
アホールと接続する配線部分は目ズレに対して余裕をも
たせ広くしてあった。しかし、近年の微細化された半導
体集積回路装置では、配線パターンを高集積化するため
に配線パターンのヴィアホールと接触する部分に目ズレ
に対する余裕はなくなる傾向にある。また、特に配線間
容量の低減をすることを目的として配線間に空洞を設け
る構造が特開平７−３２６６７０号公報にあるが、この
場合、図２３に示すように目ズレによってヴィアホール
２２１と配線間に形成した空洞２３０がつながり、プラ
グの埋め込みに化学気相成長法を用いた際に、埋め込み
材が配線間の空洞２３０にまで入り込み、埋め込み不良
による断線や短絡が発生することがある。
の露光工程において下層の配線パターン２２３に対して
位置ズレが生じた際に、図２４のようにヴィアホール２
２１を開口する異方性エッチング時に、配線パターン２
２３の下層の絶縁膜２０２及びさらに下層の配線もしく
はＳｉ基板２０１までエッチングがすすみ、配線のショ
ート等の不良が生じる原因となる。このため従来はヴィ
アホールと接続する配線部分は目ズレに対して余裕をも
たせ広くしてあった。しかし、近年の微細化された半導
体集積回路装置では、配線パターンを高集積化するため
に配線パターンのヴィアホールと接触する部分に目ズレ
に対する余裕はなくなる傾向にある。また、特に配線間
容量の低減をすることを目的として配線間に空洞を設け
る構造が特開平７−３２６６７０号公報にあるが、この
場合、図２３に示すように目ズレによってヴィアホール
２２１と配線間に形成した空洞２３０がつながり、プラ
グの埋め込みに化学気相成長法を用いた際に、埋め込み
材が配線間の空洞２３０にまで入り込み、埋め込み不良
による断線や短絡が発生することがある。
【０００４】このような目ズレによる不良を防ぐ接続プ
ラグの形成法としては特開昭６０−１９８８４６号公報
のような例がある。この例では図２５，２６に示すよう
にアルミニウムからなる配線金属層３０４を堆積後、連
続してタングステン層３０６を堆積し、通常の露光法及
び異方性エッチングにより配線パターン３２３を形成す
る。次に、ここで使用したレジストを再び露光してプラ
グ部のレジスト３１０のみを残し、タングステンの選択
的異方性エッチングによりプラグ３２４を形成する。こ
の方法によれば下層の配線パターンとプラグパターンの
露光の際の目ズレによる不良を生じることなく、下層配
線と上層配線の接続をするプラグの形成が可能である。
ラグの形成法としては特開昭６０−１９８８４６号公報
のような例がある。この例では図２５，２６に示すよう
にアルミニウムからなる配線金属層３０４を堆積後、連
続してタングステン層３０６を堆積し、通常の露光法及
び異方性エッチングにより配線パターン３２３を形成す
る。次に、ここで使用したレジストを再び露光してプラ
グ部のレジスト３１０のみを残し、タングステンの選択
的異方性エッチングによりプラグ３２４を形成する。こ
の方法によれば下層の配線パターンとプラグパターンの
露光の際の目ズレによる不良を生じることなく、下層配
線と上層配線の接続をするプラグの形成が可能である。
【０００５】しかしこの例のようにプラグにタングステ
ンやモリブデン、チタン等を用いる方法では、プラグ部
分の抵抗が高くなり、特に微細なプラグになると回路動
作の高速化の妨げになる。またこのような構造では配線
材料・プラグ材料ともアルミを用いた場合に比べエレク
トロマイグレーション耐性も劣化することになる。
ンやモリブデン、チタン等を用いる方法では、プラグ部
分の抵抗が高くなり、特に微細なプラグになると回路動
作の高速化の妨げになる。またこのような構造では配線
材料・プラグ材料ともアルミを用いた場合に比べエレク
トロマイグレーション耐性も劣化することになる。
【０００６】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、低抵抗で信頼性の
高い高密度多層配線を有する半導体装置とその製造方法
を提供するものである。本発明の他の目的は、配線パタ
ーン間の容量を小さくした半導体装置とその製造方法を
提供するものである。
した従来技術の欠点を改良し、特に、低抵抗で信頼性の
高い高密度多層配線を有する半導体装置とその製造方法
を提供するものである。本発明の他の目的は、配線パタ
ーン間の容量を小さくした半導体装置とその製造方法を
提供するものである。
【０００７】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１の態様は、少なくとも２層以上のアルミ
ニウム配線層が形成され、接続プラグで上層の配線層と
下層の配線層とを接続した半導体装置において、前記接
続プラグをアルミニウム又はアルミニウム合金で形成
し、前記接続プラグの側壁に酸化層を形成したものであ
り、又、第２の態様は、配線間を覆う絶縁膜内に配線間
容量を低減するためのエアーギャップを形成した半導体
装置において、前記絶縁膜を堆積する際、堆積する部分
の断面のアスペクト比は、少なくとも１．５以上である
ことを特徴とするものであり、又、第３の態様は、配線
間を覆う絶縁膜内に配線間容量を低減するためのエアー
ギャップを形成した半導体装置において、前記配線上に
この配線に沿って絶縁膜が形成され、且つ、前記絶縁膜
の膜厚は前記アルミニウム膜の膜厚の３０乃至６０％の
膜厚であることを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１の態様は、少なくとも２層以上のアルミ
ニウム配線層が形成され、接続プラグで上層の配線層と
下層の配線層とを接続した半導体装置において、前記接
続プラグをアルミニウム又はアルミニウム合金で形成
し、前記接続プラグの側壁に酸化層を形成したものであ
り、又、第２の態様は、配線間を覆う絶縁膜内に配線間
容量を低減するためのエアーギャップを形成した半導体
装置において、前記絶縁膜を堆積する際、堆積する部分
の断面のアスペクト比は、少なくとも１．５以上である
ことを特徴とするものであり、又、第３の態様は、配線
間を覆う絶縁膜内に配線間容量を低減するためのエアー
ギャップを形成した半導体装置において、前記配線上に
この配線に沿って絶縁膜が形成され、且つ、前記絶縁膜
の膜厚は前記アルミニウム膜の膜厚の３０乃至６０％の
膜厚であることを特徴とするものである。
【０００８】又、本発明に係わる半導体装置の製造方法
の第１の態様は、少なくとも２層以上の配線層が形成さ
れ、接続プラグで上層の配線層と下層の配線膜とを接続
した半導体装置において、前記接続プラグを形成した
後、前記下層の配線と前記接続プラグとの接合をセルフ
アラインで形成するものであり、第２の態様は、少なく
とも２層以上の多層配線を形成する半導体装置におい
て、半導体基板上を覆う第１の絶縁膜を形成する第１の
工程と、前記第１の絶縁膜上に高融点金属又はその化合
物よりなる第１の金属層を堆積する第２の工程と、前記
第１の金属層上にアルミ又はアルミ合金からなる第２の
金属層を堆積する第３の工程と、前記第２の金属層上に
第３の金属層を堆積する第４の工程と、前記第３の金属
層上にアルミ又はアルミ合金からなる第４の金属層を堆
積する第５の工程と、前記第４の金属層上に第５の金属
層を堆積する第６の工程と、前記第５の金属層上に第２
の絶縁膜を堆積する第７の工程と、前記第２の絶縁膜上
にフォトレジストパターンを形成し、このフォトレジス
トパターンを用いて前記第２の絶縁膜をパターニングす
る第８工程と、前記パターニングされた第２の絶縁膜を
マスクとして、接続プラグ部分以外の前記第５の金属層
及び第４の金属層をエッチングし、第３の金属層を露出
させ接続プラグを形成する第９の工程と、パターニング
された前記第４の金属層の側壁を酸化する第１０の工程
と、前記第４の金属層をほぼ覆い所望の配線パターンを
形成するためのレジストパターンを形成する第１１の工
程と、前記レジストパターンに基づき前記第３の金属
層、第２の金属層、第１の金属層をエッチングし配線パ
ターンを形成する第１２の工程と、前記レジストパター
ンを除去した後、第２の絶縁膜を全面に堆積する第１３
の工程と、前記第２の絶縁膜の表面を研磨し前記第５の
金属層を露出させる第１４の工程と、を含むものであ
り、又、第３の態様は、少なくとも２層以上の多層配線
を形成する半導体装置において、半導体基板上を覆う第
１の絶縁膜を形成する第１の工程と、前記第１の絶縁膜
上に第１の金属層を堆積する第２の工程と、前記第１の
金属層上に第２の絶縁膜を堆積する第３の工程と、前記
第２の絶縁膜上に第３の絶縁膜を堆積する第４の工程
と、下部配線層と上部配線層と接続するための接続孔を
第２の絶縁膜と第３の絶縁膜に形成した後、この接続孔
に金属を埋設する第５の工程と、前記第３の絶縁膜上を
含む前記接続孔の金属上にフォトレジストパターンを形
成し、このフォトレジストパターンを用いて第３の絶縁
膜及び前記第２の絶縁膜とを選択的にエッチングする第
６の工程と、前記接続孔内の金属及びエッチングされた
第３の絶縁膜、第２の絶縁膜をマスクとして、第１の金
属層をパターニングする第７工程と、全面に第４の絶縁
膜を堆積すると共に、前記第４の絶縁膜内に空洞部を形
成する第８工程と、前記第４の絶縁膜の表面を研磨し前
記第３の絶縁膜を露出させる第９の工程と、を含むもの
であり、又、第４の態様は、前記第４の絶縁膜を堆積す
る際、堆積する部分のアスペクト比は、少なくとも１．
５以上であることを特徴とするものであり、又、第５の
態様は、配線間容量を低減するために配線間を覆う絶縁
膜内にエアーギャップを形成した半導体装置において、
半導体基板上に層間絶縁膜を形成する第１の工程と、前
記層間絶縁膜上にアルミニウム膜を形成する第２の工程
と、前記アルミニウム膜上にシリコン酸化膜を形成する
第３の工程と、前記シリコン酸化膜上にフォトレジスト
膜を形成し前記シリコン酸化膜をパターニングする第４
の工程と、前記シリコン酸化膜をマスクとして前記アル
ミニウム膜をパターニングする第５の工程と、全面に絶
縁膜を堆積すると共に、前記絶縁膜内にエアーギャップ
を形成する第８工程と、を含むことを特徴とするもので
あり、又、第６の態様は、配線間容量を低減するために
配線間を覆う絶縁膜内にエアーギャップを形成した半導
体装置において、前記絶縁膜の膜厚は前記アルミニウム
膜の膜厚の３０乃至６０％の膜厚であることを特徴とす
るものである。
の第１の態様は、少なくとも２層以上の配線層が形成さ
れ、接続プラグで上層の配線層と下層の配線膜とを接続
した半導体装置において、前記接続プラグを形成した
後、前記下層の配線と前記接続プラグとの接合をセルフ
アラインで形成するものであり、第２の態様は、少なく
とも２層以上の多層配線を形成する半導体装置におい
て、半導体基板上を覆う第１の絶縁膜を形成する第１の
工程と、前記第１の絶縁膜上に高融点金属又はその化合
物よりなる第１の金属層を堆積する第２の工程と、前記
第１の金属層上にアルミ又はアルミ合金からなる第２の
金属層を堆積する第３の工程と、前記第２の金属層上に
第３の金属層を堆積する第４の工程と、前記第３の金属
層上にアルミ又はアルミ合金からなる第４の金属層を堆
積する第５の工程と、前記第４の金属層上に第５の金属
層を堆積する第６の工程と、前記第５の金属層上に第２
の絶縁膜を堆積する第７の工程と、前記第２の絶縁膜上
にフォトレジストパターンを形成し、このフォトレジス
トパターンを用いて前記第２の絶縁膜をパターニングす
る第８工程と、前記パターニングされた第２の絶縁膜を
マスクとして、接続プラグ部分以外の前記第５の金属層
及び第４の金属層をエッチングし、第３の金属層を露出
させ接続プラグを形成する第９の工程と、パターニング
された前記第４の金属層の側壁を酸化する第１０の工程
と、前記第４の金属層をほぼ覆い所望の配線パターンを
形成するためのレジストパターンを形成する第１１の工
程と、前記レジストパターンに基づき前記第３の金属
層、第２の金属層、第１の金属層をエッチングし配線パ
ターンを形成する第１２の工程と、前記レジストパター
ンを除去した後、第２の絶縁膜を全面に堆積する第１３
の工程と、前記第２の絶縁膜の表面を研磨し前記第５の
金属層を露出させる第１４の工程と、を含むものであ
り、又、第３の態様は、少なくとも２層以上の多層配線
を形成する半導体装置において、半導体基板上を覆う第
１の絶縁膜を形成する第１の工程と、前記第１の絶縁膜
上に第１の金属層を堆積する第２の工程と、前記第１の
金属層上に第２の絶縁膜を堆積する第３の工程と、前記
第２の絶縁膜上に第３の絶縁膜を堆積する第４の工程
と、下部配線層と上部配線層と接続するための接続孔を
第２の絶縁膜と第３の絶縁膜に形成した後、この接続孔
に金属を埋設する第５の工程と、前記第３の絶縁膜上を
含む前記接続孔の金属上にフォトレジストパターンを形
成し、このフォトレジストパターンを用いて第３の絶縁
膜及び前記第２の絶縁膜とを選択的にエッチングする第
６の工程と、前記接続孔内の金属及びエッチングされた
第３の絶縁膜、第２の絶縁膜をマスクとして、第１の金
属層をパターニングする第７工程と、全面に第４の絶縁
膜を堆積すると共に、前記第４の絶縁膜内に空洞部を形
成する第８工程と、前記第４の絶縁膜の表面を研磨し前
記第３の絶縁膜を露出させる第９の工程と、を含むもの
であり、又、第４の態様は、前記第４の絶縁膜を堆積す
る際、堆積する部分のアスペクト比は、少なくとも１．
５以上であることを特徴とするものであり、又、第５の
態様は、配線間容量を低減するために配線間を覆う絶縁
膜内にエアーギャップを形成した半導体装置において、
半導体基板上に層間絶縁膜を形成する第１の工程と、前
記層間絶縁膜上にアルミニウム膜を形成する第２の工程
と、前記アルミニウム膜上にシリコン酸化膜を形成する
第３の工程と、前記シリコン酸化膜上にフォトレジスト
膜を形成し前記シリコン酸化膜をパターニングする第４
の工程と、前記シリコン酸化膜をマスクとして前記アル
ミニウム膜をパターニングする第５の工程と、全面に絶
縁膜を堆積すると共に、前記絶縁膜内にエアーギャップ
を形成する第８工程と、を含むことを特徴とするもので
あり、又、第６の態様は、配線間容量を低減するために
配線間を覆う絶縁膜内にエアーギャップを形成した半導
体装置において、前記絶縁膜の膜厚は前記アルミニウム
膜の膜厚の３０乃至６０％の膜厚であることを特徴とす
るものである。
【０００９】
【発明の実施の形態】本発明の半導体装置は、少なくと
も２層以上のアルミニウム配線層が形成され、接続プラ
グで上層の配線層と下層の配線層とを接続した半導体装
置において、前記接続プラグをアルミニウム又はアルミ
ニウム合金で形成し、前記接続プラグの側壁に酸化層を
形成したものであるから、目ずれに対するマージンを増
やすことなく高集積度の多層配線が可能であり、更に、
配線パターンとプラグの目ずれ不良も防止でき、又、プ
ラグにアルミ又はアルミ合金を使用できるため、低抵抗
で高い信頼性を有する半導体装置を実現できる。
も２層以上のアルミニウム配線層が形成され、接続プラ
グで上層の配線層と下層の配線層とを接続した半導体装
置において、前記接続プラグをアルミニウム又はアルミ
ニウム合金で形成し、前記接続プラグの側壁に酸化層を
形成したものであるから、目ずれに対するマージンを増
やすことなく高集積度の多層配線が可能であり、更に、
配線パターンとプラグの目ずれ不良も防止でき、又、プ
ラグにアルミ又はアルミ合金を使用できるため、低抵抗
で高い信頼性を有する半導体装置を実現できる。
【００１０】又、配線間を覆う絶縁膜内に配線間容量を
低減するためのエアーギャップを形成した半導体装置に
おいて、前記絶縁膜を堆積する際、堆積する部分の断面
のアスペクト比は、少なくとも１．５以上、即ち、配線
間隔に対する絶縁膜の膜厚の割合が１．５以上であるか
ら、大きなエアーギャップが形成でき、その結果、配線
間容量を確実に低減することが出来る。
低減するためのエアーギャップを形成した半導体装置に
おいて、前記絶縁膜を堆積する際、堆積する部分の断面
のアスペクト比は、少なくとも１．５以上、即ち、配線
間隔に対する絶縁膜の膜厚の割合が１．５以上であるか
ら、大きなエアーギャップが形成でき、その結果、配線
間容量を確実に低減することが出来る。
【００１１】更に、配線間を覆う絶縁膜内に配線間容量
を低減するためのエアーギャップを形成した半導体装置
において、前記配線上でこの配線に沿って絶縁膜が形成
され、且つ、前記絶縁膜の膜厚は前記アルミニウム膜の
膜厚の３０乃至６０％の膜厚であるから、大きなエアー
ギャップが形成でき、その結果、配線間容量を確実に低
減することが出来る。
を低減するためのエアーギャップを形成した半導体装置
において、前記配線上でこの配線に沿って絶縁膜が形成
され、且つ、前記絶縁膜の膜厚は前記アルミニウム膜の
膜厚の３０乃至６０％の膜厚であるから、大きなエアー
ギャップが形成でき、その結果、配線間容量を確実に低
減することが出来る。
【００１２】
【実施例】以下に、本発明に係わる半導体装置及びその
製造方法の具体例を図面を参照しながら詳細に説明す
る。図１乃至図７は、本発明の第１の具体例を示す図で
あり、特に、少なくとも２層以上のアルミニウム配線層
が形成され、接続プラグで上層の配線層と下層の配線層
とを接続した半導体装置において、前記接続プラグ２４
をアルミニウム又はアルミニウム合金で形成し、前記接
続プラグ２４の側壁に酸化層９を形成した半導体装置が
示されている。
製造方法の具体例を図面を参照しながら詳細に説明す
る。図１乃至図７は、本発明の第１の具体例を示す図で
あり、特に、少なくとも２層以上のアルミニウム配線層
が形成され、接続プラグで上層の配線層と下層の配線層
とを接続した半導体装置において、前記接続プラグ２４
をアルミニウム又はアルミニウム合金で形成し、前記接
続プラグ２４の側壁に酸化層９を形成した半導体装置が
示されている。
【００１３】又、本発明の半導体装置の製造方法として
は、少なくとも２層以上の配線層が形成され、接続プラ
グで上層の配線層と下層の配線膜とを接続した半導体装
置において、前記接続プラグを形成した後、前記下層の
配線と前記接続プラグとの接合をセルフアラインで形成
する半導体装置が示され、更に、少なくとも２層以上の
多層配線を形成する半導体装置において、半導体基板上
１を覆う第１の絶縁膜２を形成する第１の工程と、前記
第１の絶縁膜２上に高融点金属又はその化合物よりなる
第１の金属層３を堆積する第２の工程と、前記第１の金
属層３上にアルミ又はアルミ合金からなる第２の金属層
４を堆積する第３の工程と、前記第２の金属層４上に第
３の金属層５を堆積する第４の工程と、前記第３の金属
層５上にアルミ又はアルミ合金からなる第４の金属層６
を堆積する第５の工程と、前記第４の金属層６上に第５
の金属層７を堆積する第６の工程と、前記第５の金属層
７上に第２の絶縁膜２１を堆積する第７の工程と、前記
第２の絶縁膜２１上にフォトレジストパターン８を形成
し、このフォトレジストパターン８を用いて前記第２の
絶縁膜２１をパターニングする第８の工程と、前記パタ
ーニングされた第２の絶縁膜２１をマスクとして、接続
プラグ部分以外の前記第５の金属層７及び第４の金属層
６をエッチングし、第３の金属層５を露出させ接続プラ
グ２４を形成する第９の工程と、パターニングされた前
記第４の金属層６の側壁を酸化する第１０の工程と、前
記第４の金属層６をほぼ覆い所望の配線パターン２３を
形成するためのレジストパターン１０を形成する第１１
の工程と、前記レジストパターン１０に基づき前記第３
の金属層５、第２の金属層４、第１の金属層３をエッチ
ングし配線パターン２３を形成する第１２の工程と、前
記レジストパターン１０を除去した後、第２の絶縁膜１
１を全面に堆積する第１３の工程と、前記第２の絶縁膜
１１の表面を研磨し前記第５の金属層７を露出させる第
１４の工程と、を含む半導体装置の製造方法が示されて
いる。
は、少なくとも２層以上の配線層が形成され、接続プラ
グで上層の配線層と下層の配線膜とを接続した半導体装
置において、前記接続プラグを形成した後、前記下層の
配線と前記接続プラグとの接合をセルフアラインで形成
する半導体装置が示され、更に、少なくとも２層以上の
多層配線を形成する半導体装置において、半導体基板上
１を覆う第１の絶縁膜２を形成する第１の工程と、前記
第１の絶縁膜２上に高融点金属又はその化合物よりなる
第１の金属層３を堆積する第２の工程と、前記第１の金
属層３上にアルミ又はアルミ合金からなる第２の金属層
４を堆積する第３の工程と、前記第２の金属層４上に第
３の金属層５を堆積する第４の工程と、前記第３の金属
層５上にアルミ又はアルミ合金からなる第４の金属層６
を堆積する第５の工程と、前記第４の金属層６上に第５
の金属層７を堆積する第６の工程と、前記第５の金属層
７上に第２の絶縁膜２１を堆積する第７の工程と、前記
第２の絶縁膜２１上にフォトレジストパターン８を形成
し、このフォトレジストパターン８を用いて前記第２の
絶縁膜２１をパターニングする第８の工程と、前記パタ
ーニングされた第２の絶縁膜２１をマスクとして、接続
プラグ部分以外の前記第５の金属層７及び第４の金属層
６をエッチングし、第３の金属層５を露出させ接続プラ
グ２４を形成する第９の工程と、パターニングされた前
記第４の金属層６の側壁を酸化する第１０の工程と、前
記第４の金属層６をほぼ覆い所望の配線パターン２３を
形成するためのレジストパターン１０を形成する第１１
の工程と、前記レジストパターン１０に基づき前記第３
の金属層５、第２の金属層４、第１の金属層３をエッチ
ングし配線パターン２３を形成する第１２の工程と、前
記レジストパターン１０を除去した後、第２の絶縁膜１
１を全面に堆積する第１３の工程と、前記第２の絶縁膜
１１の表面を研磨し前記第５の金属層７を露出させる第
１４の工程と、を含む半導体装置の製造方法が示されて
いる。
【００１４】本発明を更に、具体的に説明すると、ＭＯ
Ｓトランジスタ等の素子領域を有する半導体基板１上に
素子領域を覆う第１の絶縁膜２を膜厚約０．８〜１μｍ
で形成する。素子と配線層の接続をはかる接続口及びプ
ラグの形成を行った後、窒化チタン等からなる第１の金
属層３を膜厚５０ｎｍ、アルミあるいはアルミ合金から
なる第２の金属層４を膜厚５００ｎｍ、窒化チタン等か
らなる第３の金属層５を１００ｎｍ、アルミあるいはア
ルミ合金からなる第４の金属層６を１０００ｎｍ、窒化
チタン等からなる第５の金属層７を５０ｎｍ、マスク酸
化膜２１を２００ｎｍ順次形成する（図１）。次に、フ
ォトレジスト工程を施しプラグとなる部分にレジストマ
スク８を残し、マスク酸化膜２１を異方性ドライエッチ
ングによりエッチングする。このエッチングには、例え
ばＣＨＦ３を主成分とするエッチャントを用い、第５の
金属層７でエッチングをとめる。このマスク酸化膜２１
をマスクとして第５及び第４の金属層７、６を異方性ド
ライエッチングによりエッチングしプラグ２４を形成す
る（図２）。エッチングにはＣｌ２を主成分としたエッ
チャントを用い、第３の金属層５でエッチングをストッ
プする。次に、このプラグ２４の側面を陽極酸化により
酸化して酸化膜を形成、アルミナ層９を形成する（図
３）。続いて、フォトレジスト工程により配線パターン
のレジストマスク１０を形成し（図４）、第３、第２、
第１の金属層を異方性ドライエッチングによりエッチン
グし配線パターンを形成する（図５）。なお、この場
合、フォトレジスト１０はプラグ２４に対し、目ずれＬ
が生じている。エッチングの条件はプラグのエッチング
と同様であるが、プラグ２４の側壁に形成されたアルミ
ナ層９により、配線パターンのエッチングの際にプラグ
２４が側壁からエッチングされることが妨げる。この後
フォトレジスト１０を除去後、第２の絶縁膜１１を全面
に堆積し（図６）、化学的機械的研磨によりプラグ２４
の上部が露出するまで第２の絶縁膜１１を研磨する（図
７）。
Ｓトランジスタ等の素子領域を有する半導体基板１上に
素子領域を覆う第１の絶縁膜２を膜厚約０．８〜１μｍ
で形成する。素子と配線層の接続をはかる接続口及びプ
ラグの形成を行った後、窒化チタン等からなる第１の金
属層３を膜厚５０ｎｍ、アルミあるいはアルミ合金から
なる第２の金属層４を膜厚５００ｎｍ、窒化チタン等か
らなる第３の金属層５を１００ｎｍ、アルミあるいはア
ルミ合金からなる第４の金属層６を１０００ｎｍ、窒化
チタン等からなる第５の金属層７を５０ｎｍ、マスク酸
化膜２１を２００ｎｍ順次形成する（図１）。次に、フ
ォトレジスト工程を施しプラグとなる部分にレジストマ
スク８を残し、マスク酸化膜２１を異方性ドライエッチ
ングによりエッチングする。このエッチングには、例え
ばＣＨＦ３を主成分とするエッチャントを用い、第５の
金属層７でエッチングをとめる。このマスク酸化膜２１
をマスクとして第５及び第４の金属層７、６を異方性ド
ライエッチングによりエッチングしプラグ２４を形成す
る（図２）。エッチングにはＣｌ２を主成分としたエッ
チャントを用い、第３の金属層５でエッチングをストッ
プする。次に、このプラグ２４の側面を陽極酸化により
酸化して酸化膜を形成、アルミナ層９を形成する（図
３）。続いて、フォトレジスト工程により配線パターン
のレジストマスク１０を形成し（図４）、第３、第２、
第１の金属層を異方性ドライエッチングによりエッチン
グし配線パターンを形成する（図５）。なお、この場
合、フォトレジスト１０はプラグ２４に対し、目ずれＬ
が生じている。エッチングの条件はプラグのエッチング
と同様であるが、プラグ２４の側壁に形成されたアルミ
ナ層９により、配線パターンのエッチングの際にプラグ
２４が側壁からエッチングされることが妨げる。この後
フォトレジスト１０を除去後、第２の絶縁膜１１を全面
に堆積し（図６）、化学的機械的研磨によりプラグ２４
の上部が露出するまで第２の絶縁膜１１を研磨する（図
７）。
【００１５】図２９の左側には、下層配線上に凸状のタ
ングステンプラグを形成した従来のプラグの抵抗値（黒
丸で示した）と歩留り（白丸で示した）を示し、又、中
央には、アルミプラグを埋め込みにより形成した従来の
プラグの抵抗値と歩留りを示し、又、右側には、本発明
のプラグの抵抗値と歩留りを示している。この図からも
解るように、目ずれに対するマージンを増やすことな
く、配線パターンとプラグの目ずれによって生じる不具
合を防ぎ、低抵抗で信頼性の高い配線構造を実現してい
る。
ングステンプラグを形成した従来のプラグの抵抗値（黒
丸で示した）と歩留り（白丸で示した）を示し、又、中
央には、アルミプラグを埋め込みにより形成した従来の
プラグの抵抗値と歩留りを示し、又、右側には、本発明
のプラグの抵抗値と歩留りを示している。この図からも
解るように、目ずれに対するマージンを増やすことな
く、配線パターンとプラグの目ずれによって生じる不具
合を防ぎ、低抵抗で信頼性の高い配線構造を実現してい
る。
【００１６】図８乃至図１８は、本発明の第２の具体例
を示す図であり、図には、少なくとも２層以上の多層配
線を形成する半導体装置において、半導体基板３１上を
覆う第１の絶縁膜３２を形成する第１の工程と、前記第
１の絶縁膜３２上に第１の金属層３３を堆積する第２の
工程と、前記第１の金属層３３上に第２の絶縁膜３４を
堆積する第３の工程と、前記第２の絶縁膜３４上に第３
の絶縁膜３５を堆積する第４の工程と、下部配線層と上
部配線層と接続するための接続孔３６を第２の絶縁膜３
４と第３の絶縁膜３５に形成した後、この接続孔３６に
金属３７を埋設する第５の工程と、前記第３の絶縁膜３
５上を含む前記接続孔３６の金属３７上にフォトレジス
トパターン３８を形成し、このフォトレジストパターン
３８を用いて第３の絶縁膜３５及び前記第２の絶縁膜３
４とを選択的にエッチングする第６工程と、前記接続孔
３６内の金属３７及びエッチングされた第３の絶縁膜３
５、第２の絶縁膜３４をマスクとして、第１の金属層３
３をパターニングする第７工程と、全面に第４の絶縁膜
３９を堆積すると共に、前記第４の絶縁膜３９内に空洞
部４０を形成する第８工程と、前記第４の絶縁膜３９の
表面を研磨し前記第３の絶縁膜３５を露出させる第９の
工程と、を含む半導体装置の製造方法が示されている。
を示す図であり、図には、少なくとも２層以上の多層配
線を形成する半導体装置において、半導体基板３１上を
覆う第１の絶縁膜３２を形成する第１の工程と、前記第
１の絶縁膜３２上に第１の金属層３３を堆積する第２の
工程と、前記第１の金属層３３上に第２の絶縁膜３４を
堆積する第３の工程と、前記第２の絶縁膜３４上に第３
の絶縁膜３５を堆積する第４の工程と、下部配線層と上
部配線層と接続するための接続孔３６を第２の絶縁膜３
４と第３の絶縁膜３５に形成した後、この接続孔３６に
金属３７を埋設する第５の工程と、前記第３の絶縁膜３
５上を含む前記接続孔３６の金属３７上にフォトレジス
トパターン３８を形成し、このフォトレジストパターン
３８を用いて第３の絶縁膜３５及び前記第２の絶縁膜３
４とを選択的にエッチングする第６工程と、前記接続孔
３６内の金属３７及びエッチングされた第３の絶縁膜３
５、第２の絶縁膜３４をマスクとして、第１の金属層３
３をパターニングする第７工程と、全面に第４の絶縁膜
３９を堆積すると共に、前記第４の絶縁膜３９内に空洞
部４０を形成する第８工程と、前記第４の絶縁膜３９の
表面を研磨し前記第３の絶縁膜３５を露出させる第９の
工程と、を含む半導体装置の製造方法が示されている。
【００１７】第２の具体例の詳細を具体的に説明する
と、図８に示すように、基板３１に絶縁膜３２を介して
下部配線となる金属膜層３３を形成し、さらにこの金属
膜層３３上にシリコン酸化膜（絶縁膜）３４を、更に、
このシリコン酸化膜３４上にシリコン窒化膜３５を形成
する（図９）。次に、フォトリソグラフィー法及びドラ
イエッチング法を用い、下部配線と上部配線とを電気的
に接続する接続孔３６を形成し（図１０）、タングステ
ン等の金属を埋設し金属柱３７を形成する（図１１）。
と、図８に示すように、基板３１に絶縁膜３２を介して
下部配線となる金属膜層３３を形成し、さらにこの金属
膜層３３上にシリコン酸化膜（絶縁膜）３４を、更に、
このシリコン酸化膜３４上にシリコン窒化膜３５を形成
する（図９）。次に、フォトリソグラフィー法及びドラ
イエッチング法を用い、下部配線と上部配線とを電気的
に接続する接続孔３６を形成し（図１０）、タングステ
ン等の金属を埋設し金属柱３７を形成する（図１１）。
【００１８】これにより、下部配線３３と上部配線４１
は金属柱３７により電気的に接続される。次に、フォト
リソグラフィー法及びドライエッチング法を用い、下部
配線用のレジストパターン３８を形成し（図１２）、シ
リコン酸化膜３４及びシリコン窒化膜３５を選択的に除
去する（図１３）。この時、フォトリソグラフィー法の
限界があるため、レジストパターン３８が金属柱３７か
ら外れて（Ｌは目ずれ量）、金属柱３７がエッチング雰
囲気中に暴露されても、タングステン等の金属は、シリ
コン酸化膜３４及びシリコン窒化膜３５をエッチングす
るフロロカーボン系のガスではエッチングされない。
は金属柱３７により電気的に接続される。次に、フォト
リソグラフィー法及びドライエッチング法を用い、下部
配線用のレジストパターン３８を形成し（図１２）、シ
リコン酸化膜３４及びシリコン窒化膜３５を選択的に除
去する（図１３）。この時、フォトリソグラフィー法の
限界があるため、レジストパターン３８が金属柱３７か
ら外れて（Ｌは目ずれ量）、金属柱３７がエッチング雰
囲気中に暴露されても、タングステン等の金属は、シリ
コン酸化膜３４及びシリコン窒化膜３５をエッチングす
るフロロカーボン系のガスではエッチングされない。
【００１９】次に、エッチングされたシリコン酸化膜３
４及びシリコン窒化膜３５さらに金属柱３７をマスクと
して、金属層３３をドライエッチング法を用い、配線パ
ターンを形成する（図１４）。この時、金属層３３をエ
ッチングする塩素系ガスでは、シリコン酸化膜３４、シ
リコン窒化膜３５、タングステン等の金属３７をエッチ
ングしない。
４及びシリコン窒化膜３５さらに金属柱３７をマスクと
して、金属層３３をドライエッチング法を用い、配線パ
ターンを形成する（図１４）。この時、金属層３３をエ
ッチングする塩素系ガスでは、シリコン酸化膜３４、シ
リコン窒化膜３５、タングステン等の金属３７をエッチ
ングしない。
【００２０】さらに、下部配線形成後、基板に高周波電
界を印加するプラズマを用いた化学気層成長（以下、Ｃ
ＶＤと略）法の一つであるバイアスＥＣＲ−ＣＶＤ法を
用いてシリコン酸化膜３９を形成する。図１８は、バイ
アスＥＣＲ−ＣＶＤ装置の概略の構成を示す断面図であ
る。同図に示すように、プラズマ室６１の上部には、マ
イクロ波導入口６２が設けられており、ここからマイク
ロ波が送り込まれる。プラズマ室６１には、ガス導入口
５９（ａ）、５９（ｂ）および排気口６３が設けられて
おり、これらにより反応ガス等が供給され、また不要の
ガスが排出される。プラズマ室内６１にはサセプター６
０が設けられており、その上には被加工物である基板５
１が搭載される。サセプター６０にはＲＦバイアス用の
高周波電源６４が接続されている。また、メインコイル
６５と補助コイル６６が備えられており、これらにより
磁界が形成される。ここで、ガス供給口５９（ａ）から
酸素（Ｏ2 ）ガスを供給しながら、マイクロ波を加える
ことによりプラズマを発生させる。この状態でガス供給
口５９（ｂ）よりアルゴンと共にシランガスを供給し
て、シリコン酸化膜３９の成膜を行い、同時にサセプタ
ー６０に高周波電界を印加することにより、アルゴンガ
スのプラズマでのエッチングを同時に行う。この時の具
体的な成膜条件は、シラン流量は５０ｓｃｃｍ、酸素流
量は７５ｓｃｃｍ、アルゴン流量は７０ｓｃｃｍ、マイ
クロ波出力は２０００Ｗ、ＲＦバイアス出力は１４００
Ｗ、成長温度は約３５０℃である。
界を印加するプラズマを用いた化学気層成長（以下、Ｃ
ＶＤと略）法の一つであるバイアスＥＣＲ−ＣＶＤ法を
用いてシリコン酸化膜３９を形成する。図１８は、バイ
アスＥＣＲ−ＣＶＤ装置の概略の構成を示す断面図であ
る。同図に示すように、プラズマ室６１の上部には、マ
イクロ波導入口６２が設けられており、ここからマイク
ロ波が送り込まれる。プラズマ室６１には、ガス導入口
５９（ａ）、５９（ｂ）および排気口６３が設けられて
おり、これらにより反応ガス等が供給され、また不要の
ガスが排出される。プラズマ室内６１にはサセプター６
０が設けられており、その上には被加工物である基板５
１が搭載される。サセプター６０にはＲＦバイアス用の
高周波電源６４が接続されている。また、メインコイル
６５と補助コイル６６が備えられており、これらにより
磁界が形成される。ここで、ガス供給口５９（ａ）から
酸素（Ｏ2 ）ガスを供給しながら、マイクロ波を加える
ことによりプラズマを発生させる。この状態でガス供給
口５９（ｂ）よりアルゴンと共にシランガスを供給し
て、シリコン酸化膜３９の成膜を行い、同時にサセプタ
ー６０に高周波電界を印加することにより、アルゴンガ
スのプラズマでのエッチングを同時に行う。この時の具
体的な成膜条件は、シラン流量は５０ｓｃｃｍ、酸素流
量は７５ｓｃｃｍ、アルゴン流量は７０ｓｃｃｍ、マイ
クロ波出力は２０００Ｗ、ＲＦバイアス出力は１４００
Ｗ、成長温度は約３５０℃である。
【００２１】この条件で形成されたシリコン酸化膜３９
は、配線間隔のアスペクト比（配線間隔に対する絶縁膜
の膜厚の割合）が１．５以上であり、大きな空洞部４０
を形成することができる。次に、シリコン酸化膜３９を
化学的機械研磨法（以下、ＣＭＰ法と省略）により平坦
化する。この際、シリコン窒化膜３５は、ＣＭＰのスト
ッパーとして作用し、均一に平坦化された表面を形成す
ることができる。さらに平坦化後、上部配線４１を形成
し、これらの工程を繰り返すことにより、２層以上の多
層配線構造を形成することができる。
は、配線間隔のアスペクト比（配線間隔に対する絶縁膜
の膜厚の割合）が１．５以上であり、大きな空洞部４０
を形成することができる。次に、シリコン酸化膜３９を
化学的機械研磨法（以下、ＣＭＰ法と省略）により平坦
化する。この際、シリコン窒化膜３５は、ＣＭＰのスト
ッパーとして作用し、均一に平坦化された表面を形成す
ることができる。さらに平坦化後、上部配線４１を形成
し、これらの工程を繰り返すことにより、２層以上の多
層配線構造を形成することができる。
【００２２】以上のように、下部配線よりも接続用の金
属柱を先に形成し、自己整合的に下部配線を形成するこ
とで、下部配線と金属柱の目ずれを防ぎ、かつ配線間に
エアーギャップ４０を形成することにより、配線間の容
量を低減することができる。また、接続用の金属柱が必
ず下部配線上にあるので、エアーギャップとの接触が起
こらず、信頼性の高い多層配線構造が実現できる。
属柱を先に形成し、自己整合的に下部配線を形成するこ
とで、下部配線と金属柱の目ずれを防ぎ、かつ配線間に
エアーギャップ４０を形成することにより、配線間の容
量を低減することができる。また、接続用の金属柱が必
ず下部配線上にあるので、エアーギャップとの接触が起
こらず、信頼性の高い多層配線構造が実現できる。
【００２３】以上、本発明の実施例は、金属配線が２層
の場合について述べたが、２層以上の場合であっても構
わない。さらに配線間隔に形成するものとして空洞を例
としたが、有機膜やポーラスなシリコン酸化膜、フッ素
添加シリコン酸化膜などであっても構わない。図１９、
２０は、本発明の第３の具体例を示す図であり、図に
は、配線間容量を低減するために配線間を覆う絶縁膜内
にエアーギャップを形成した半導体装置において、半導
体基板７１上に層間絶縁膜７２を形成する第１の工程
と、前記層間絶縁膜７２上にアルミニウム膜７３を形成
する第２の工程と、前記アルミニウム膜７３上にシリコ
ン酸化膜７４を形成する第３の工程と、前記シリコン酸
化膜７４上にフォトレジスト膜７５を形成し前記シリコ
ン酸化膜７４をパターニングする第４の工程と、前記シ
リコン酸化膜７４をマスクとして前記アルミニウム膜７
３をパターニングする第５の工程と、全面に絶縁膜７６
を堆積すると共に、前記絶縁膜７６内にエアーギャップ
７７を形成する第８工程と、を含む半導体装置の製造方
法が示されている。
の場合について述べたが、２層以上の場合であっても構
わない。さらに配線間隔に形成するものとして空洞を例
としたが、有機膜やポーラスなシリコン酸化膜、フッ素
添加シリコン酸化膜などであっても構わない。図１９、
２０は、本発明の第３の具体例を示す図であり、図に
は、配線間容量を低減するために配線間を覆う絶縁膜内
にエアーギャップを形成した半導体装置において、半導
体基板７１上に層間絶縁膜７２を形成する第１の工程
と、前記層間絶縁膜７２上にアルミニウム膜７３を形成
する第２の工程と、前記アルミニウム膜７３上にシリコ
ン酸化膜７４を形成する第３の工程と、前記シリコン酸
化膜７４上にフォトレジスト膜７５を形成し前記シリコ
ン酸化膜７４をパターニングする第４の工程と、前記シ
リコン酸化膜７４をマスクとして前記アルミニウム膜７
３をパターニングする第５の工程と、全面に絶縁膜７６
を堆積すると共に、前記絶縁膜７６内にエアーギャップ
７７を形成する第８工程と、を含む半導体装置の製造方
法が示されている。
【００２４】次に、本発明の第３の具体例について図１
９、２０を参照して説明する。図を参照すると、Ｐ型シ
リコン基板７１上にＭＯＳトランジスタを形成する。こ
の後層間絶縁膜としてＣＶＤ法によりリン、ボロンを含
んだシリコン酸化膜（ＢＰＳＧ膜）７２を形成する。コ
ンタクトホールを開口した後、第１層配線を形成するた
めスパッタ法により銅を０．５％含んだアルミニウム膜
７３を６００ｎｍ成膜する。アルミ配線のパターンニン
グを行うためのハードマスクとしてプラズマＣＶＤによ
りシリコン酸化膜７４を全面に形成する。次にフォトリ
ソグラフィーによりフォトレジスト７５で配線のパター
ンを形成し、ＣＦ4 、ＣＨＦ3 などのガスを用い反応性
イオンエッチング（ＲＩＥ）などのドライエッチングに
よりシリコン酸化膜７４をエッチングしてハードマスク
９１を形成する（図１９（Ｃ））。酸素プラズマアッシ
ングによりフォトレジスト７５を除去した後、ＢＣｌ3
などのガスとハードマスク９１を用いて反応性イオンエ
ッチング（ＲＩＥ）のようなドライエッチングによりア
ルミニウム膜７３をパターンニングし第１層配線８１を
形成する（図２０（ａ））。次に、図２０（ｂ）に示す
ように配線層間膜としてプラズマＣＶＤ法などにより酸
化膜７６を成膜する。このときカバレッジのよくない条
件で成膜することにより配線間隔の狭い部分では隣接配
線間の溝が酸化膜で充填される前に配線上のハードマス
ク上部の酸化膜同士が接触し、比誘電率が１のエアーギ
ャップ７７が形成され、隣接配線間の容量を低減するこ
とができる。ハードマスクを用いない従来方法ではエア
ーギャップの形状が配線金属膜厚や配線間隔に依存して
おり配線金属上部では空隙の体積を十分大きくできなか
った。本発明の場合、ハードマスク９１の膜厚を配線金
属８１の膜厚の３０〜６０％とすることにより配線の側
壁にはすべてエアーギャップが形成され、容量低減効果
を大きくできる。なお、３０％以下では、エアーギャッ
プが十分に形成されず、又６０％を超えると配線が細る
等の不具合が発生する。
９、２０を参照して説明する。図を参照すると、Ｐ型シ
リコン基板７１上にＭＯＳトランジスタを形成する。こ
の後層間絶縁膜としてＣＶＤ法によりリン、ボロンを含
んだシリコン酸化膜（ＢＰＳＧ膜）７２を形成する。コ
ンタクトホールを開口した後、第１層配線を形成するた
めスパッタ法により銅を０．５％含んだアルミニウム膜
７３を６００ｎｍ成膜する。アルミ配線のパターンニン
グを行うためのハードマスクとしてプラズマＣＶＤによ
りシリコン酸化膜７４を全面に形成する。次にフォトリ
ソグラフィーによりフォトレジスト７５で配線のパター
ンを形成し、ＣＦ4 、ＣＨＦ3 などのガスを用い反応性
イオンエッチング（ＲＩＥ）などのドライエッチングに
よりシリコン酸化膜７４をエッチングしてハードマスク
９１を形成する（図１９（Ｃ））。酸素プラズマアッシ
ングによりフォトレジスト７５を除去した後、ＢＣｌ3
などのガスとハードマスク９１を用いて反応性イオンエ
ッチング（ＲＩＥ）のようなドライエッチングによりア
ルミニウム膜７３をパターンニングし第１層配線８１を
形成する（図２０（ａ））。次に、図２０（ｂ）に示す
ように配線層間膜としてプラズマＣＶＤ法などにより酸
化膜７６を成膜する。このときカバレッジのよくない条
件で成膜することにより配線間隔の狭い部分では隣接配
線間の溝が酸化膜で充填される前に配線上のハードマス
ク上部の酸化膜同士が接触し、比誘電率が１のエアーギ
ャップ７７が形成され、隣接配線間の容量を低減するこ
とができる。ハードマスクを用いない従来方法ではエア
ーギャップの形状が配線金属膜厚や配線間隔に依存して
おり配線金属上部では空隙の体積を十分大きくできなか
った。本発明の場合、ハードマスク９１の膜厚を配線金
属８１の膜厚の３０〜６０％とすることにより配線の側
壁にはすべてエアーギャップが形成され、容量低減効果
を大きくできる。なお、３０％以下では、エアーギャッ
プが十分に形成されず、又６０％を超えると配線が細る
等の不具合が発生する。
【００２５】次に化学機械的研磨（ＣＭＰ）により層間
酸化膜７６の平坦化を行った後、ＲＩＥなどのドライエ
ッチングにより酸化膜７６にビアホールを開口し、ビア
ホール内にタングステンなどによりプラグを形成する。
この後スパッタ法によりアルミニウムを成膜し、第１層
配線と同様にフォトリソグラフィー、ドライエッチング
により第２層アルミ配線を形成する。
酸化膜７６の平坦化を行った後、ＲＩＥなどのドライエ
ッチングにより酸化膜７６にビアホールを開口し、ビア
ホール内にタングステンなどによりプラグを形成する。
この後スパッタ法によりアルミニウムを成膜し、第１層
配線と同様にフォトリソグラフィー、ドライエッチング
により第２層アルミ配線を形成する。
【００２６】次に、本発明の第３の具体例について図面
を参照して具体的に説明する。Ｐ型シリコン基板７１上
にＭＯＳトランジスタを形成する。この後層間絶縁膜と
してＣＶＤ法によりリン、ボロンを含んだシリコン酸化
膜（ＢＰＳＧ膜）７２を形成する。コンタクトホールを
開口した後、第１層配線を形成するためスパッタ法によ
りアルミニウム膜７３を６００ｎｍ成膜する。アルミ配
線のパターンニングを行うためのハードマスクとしてプ
ラズマＣＶＤによりシリコン酸化膜７４を全面に形成す
る。次に、フォトリソグラフィーによりフォトレジスト
７５で配線のパターンを形成し、反応性イオンエッチン
グなどのドライエッチングによりシリコン酸化膜７４を
エッチングしてハードマスク９１を形成する。酸素プラ
ズマアッシングによりフォトレジスト７５を除去した
後、ＢＣｌ3 などのガスを用い反応性イオンエッチング
のようなドライエッチングによりアルミニウム膜７３を
パターンニングし第１層配線８１を形成する。次に、図
２０（ｂ）に示すようにプラズマＣＶＤ法などにより層
間絶縁膜７６を成膜する。絶縁膜７６としてシリコン酸
化膜に比べ低誘電率膜であるフッ素含有の酸化膜（Ｓｉ
ＯＦ）またはフッ素添加非晶質化炭素を用いる。このと
きカバレッジのよくない条件で成膜することにより配線
間隔の狭い部分では隣接配線間の溝が酸化膜で充填され
る前に隣接配線間上ハードマスク上部の酸化膜同士が接
触し、エアーギャップ７７が形成される。次に、化学機
械的研磨（ＣＭＰ）により層間酸化膜７６の平坦化を行
った後、ＲＩＥなどのドライエッチングにより酸化膜に
ビアホールを開口し、ビアホール内にタングステンなど
によりプラグを形成する。この後スパッタ法によりアル
ミニウムを成膜し、第１層配線と同様にフォトリソグラ
フィー、ドライエッチングにより第２層アルミ配線を形
成する。
を参照して具体的に説明する。Ｐ型シリコン基板７１上
にＭＯＳトランジスタを形成する。この後層間絶縁膜と
してＣＶＤ法によりリン、ボロンを含んだシリコン酸化
膜（ＢＰＳＧ膜）７２を形成する。コンタクトホールを
開口した後、第１層配線を形成するためスパッタ法によ
りアルミニウム膜７３を６００ｎｍ成膜する。アルミ配
線のパターンニングを行うためのハードマスクとしてプ
ラズマＣＶＤによりシリコン酸化膜７４を全面に形成す
る。次に、フォトリソグラフィーによりフォトレジスト
７５で配線のパターンを形成し、反応性イオンエッチン
グなどのドライエッチングによりシリコン酸化膜７４を
エッチングしてハードマスク９１を形成する。酸素プラ
ズマアッシングによりフォトレジスト７５を除去した
後、ＢＣｌ3 などのガスを用い反応性イオンエッチング
のようなドライエッチングによりアルミニウム膜７３を
パターンニングし第１層配線８１を形成する。次に、図
２０（ｂ）に示すようにプラズマＣＶＤ法などにより層
間絶縁膜７６を成膜する。絶縁膜７６としてシリコン酸
化膜に比べ低誘電率膜であるフッ素含有の酸化膜（Ｓｉ
ＯＦ）またはフッ素添加非晶質化炭素を用いる。このと
きカバレッジのよくない条件で成膜することにより配線
間隔の狭い部分では隣接配線間の溝が酸化膜で充填され
る前に隣接配線間上ハードマスク上部の酸化膜同士が接
触し、エアーギャップ７７が形成される。次に、化学機
械的研磨（ＣＭＰ）により層間酸化膜７６の平坦化を行
った後、ＲＩＥなどのドライエッチングにより酸化膜に
ビアホールを開口し、ビアホール内にタングステンなど
によりプラグを形成する。この後スパッタ法によりアル
ミニウムを成膜し、第１層配線と同様にフォトリソグラ
フィー、ドライエッチングにより第２層アルミ配線を形
成する。
【００２７】
【発明の効果】本発明の半導体装置とその製造方法は、
少なくとも２層以上のアルミニウム配線層が形成され、
接続プラグで上層の配線層と下層の配線層とを接続した
半導体装置において、前記接続プラグをアルミニウム又
はアルミニウム合金で形成し、前記接続プラグの側壁に
酸化層を形成したものであるから、目ずれに対するマー
ジンを増やすことなく高集積度の多層配線が可能であ
り、更に、配線パターンとプラグの目ずれ不良も防止で
き、又、プラグにアルミ又はアルミ合金を使用できるた
め、低抵抗で高い信頼性を有する半導体装置を実現でき
る。
少なくとも２層以上のアルミニウム配線層が形成され、
接続プラグで上層の配線層と下層の配線層とを接続した
半導体装置において、前記接続プラグをアルミニウム又
はアルミニウム合金で形成し、前記接続プラグの側壁に
酸化層を形成したものであるから、目ずれに対するマー
ジンを増やすことなく高集積度の多層配線が可能であ
り、更に、配線パターンとプラグの目ずれ不良も防止で
き、又、プラグにアルミ又はアルミ合金を使用できるた
め、低抵抗で高い信頼性を有する半導体装置を実現でき
る。
【００２８】又、配線間容量を低減するためにアルミニ
ウム膜からなる配線間を覆う絶縁膜内にエアーギャップ
を形成した半導体装置において、前記絶縁膜を堆積する
際、堆積する部分の断面のアスペクト比は、少なくとも
１．５以上、即ち、配線間隔に対する絶縁膜の膜厚の割
合が１．５以上であるから、大きなエアーギャップが形
成でき、その結果、配線間容量を確実に低減することが
出来る。
ウム膜からなる配線間を覆う絶縁膜内にエアーギャップ
を形成した半導体装置において、前記絶縁膜を堆積する
際、堆積する部分の断面のアスペクト比は、少なくとも
１．５以上、即ち、配線間隔に対する絶縁膜の膜厚の割
合が１．５以上であるから、大きなエアーギャップが形
成でき、その結果、配線間容量を確実に低減することが
出来る。
【００２９】更に、配線間容量を低減するためにアルミ
ニウム膜からなる配線間を覆う絶縁膜内にエアーギャッ
プを形成した半導体装置において、前記配線上でこの配
線に沿って絶縁膜が形成され、且つ、前記絶縁膜の膜厚
は前記アルミニウム膜の膜厚の３０乃至６０％の膜厚で
あるから、大きなエアーギャップが形成でき、その結
果、配線間容量を確実に低減することが出来る。
ニウム膜からなる配線間を覆う絶縁膜内にエアーギャッ
プを形成した半導体装置において、前記配線上でこの配
線に沿って絶縁膜が形成され、且つ、前記絶縁膜の膜厚
は前記アルミニウム膜の膜厚の３０乃至６０％の膜厚で
あるから、大きなエアーギャップが形成でき、その結
果、配線間容量を確実に低減することが出来る。
【図１】本発明の半導体装置の第１の具体例の工程を示
す図である。
す図である。
【図２】図１に続く工程を示す図である。
【図３】図２に続く工程を示す図である。
【図４】図３に続く工程を示す図である。
【図５】図４に続く工程を示す図である。
【図６】図５に続く工程を示す図である。
【図７】図６に続く工程を示す図である。
【図８】本発明の半導体装置の第２の具体例の工程を示
す図である。
す図である。
【図９】図８に続く工程を示す図である。
【図１０】図９に続く工程を示す図である。
【図１１】図１０に続く工程を示す図である。
【図１２】図１１に続く工程を示す図である。
【図１３】図１２に続く工程を示す図である。
【図１４】図１３に続く工程を示す図である。
【図１５】図１４に続く工程を示す図である。
【図１６】図１５に続く工程を示す図である。
【図１７】図１６に続く工程を示す図である。
【図１８】第２の具体例に用いられるバイアスえＣＲ−
ＣＶＤ装置の断面図である。
ＣＶＤ装置の断面図である。
【図１９】本発明の半導体装置の第３の具体例の工程を
示す図である。
示す図である。
【図２０】図１９に続く工程を示す図である。
【図２１】従来技術を示す図である。
【図２２】図２１に続く工程を示す図である。
【図２３】図２２に続く工程を示す図である。
【図２４】図２３に続く工程を示す図である。
【図２５】図２４に続く工程を示す図である。
【図２６】図２５に続く工程を示す図である。
【図２７】本発明と従来技術を比較するグラフである。
１、３１、７１ 半導体基板 ２ 第１の絶縁膜 ３ 第１の金属層 ４ 第２の金属層 ５ 第３の金属層 ６ 第４の金属層 ７ 第５の金属層 ８、１０、３８、７５ フォトレジスト ９ 酸化膜（酸化層） １１ 第２の絶縁膜 ２１ マスク酸化膜 ２３ 配線パターン ２４ プラグ ３２、７６ 絶縁膜 ３３ 下部配線金属層 ３４、３９、７２、７４ シリコン酸化膜 ３５ シリコン窒化膜 ３６ 接続孔 ３７ 金属柱 ４０、７７ エアーギャップ（空洞部） ７３ アルミニウム膜 ７６ 層間絶縁膜 ８１ 第１層配線 ９１ ハードマスク
Claims (9)
- 【請求項１】 少なくとも２層以上のアルミニウム配線
層が形成され、接続プラグで上層の配線層と下層の配線
層とを接続した半導体装置において、 前記接続プラグをアルミニウム又はアルミニウム合金で
形成し、前記接続プラグの側壁に酸化層を形成したこと
を特徴とする半導体装置。 - 【請求項２】 配線間を覆う絶縁膜内に配線間容量を低
減するためのエアーギャップを形成した半導体装置にお
いて、 前記絶縁膜を堆積する際、堆積する部分の断面のアスペ
クト比は、少なくとも１．５以上であることを特徴とす
る半導体装置。 - 【請求項３】 配線間を覆う絶縁膜内に配線間容量を低
減するためのエアーギャップを形成した半導体装置にお
いて、 前記配線上でこの配線に沿って絶縁膜が形成され、且
つ、前記絶縁膜の膜厚は前記アルミニウム膜の膜厚の３
０乃至６０％の膜厚であることを特徴とする半導体装
置。 - 【請求項４】 少なくとも２層以上の配線層が形成さ
れ、接続プラグで上層の配線層と下層の配線膜とを接続
した半導体装置において、 前記接続プラグを形成した後、前記下層の配線と前記接
続プラグとの接合をセルフアラインで形成することを特
徴とする半導体装置の製造方法。 - 【請求項５】 少なくとも２層以上の多層配線を形成す
る半導体装置において、 半導体基板上を覆う第１の絶縁膜を形成する第１の工程
と、 前記第１の絶縁膜上に高融点金属又はその化合物よりな
る第１の金属層を堆積する第２の工程と、 前記第１の金属層上にアルミ又はアルミ合金からなる第
２の金属層を堆積する第３の工程と、 前記第２の金属層上に第３の金属層を堆積する第４の工
程と、 前記第３の金属層上にアルミ又はアルミ合金からなる第
４の金属層を堆積する第５の工程と、 前記第４の金属層上に第５の金属層を堆積する第６の工
程と、 前記第５の金属層上に第２の絶縁膜を堆積する第７の工
程と、 前記第２の絶縁膜上にフォトレジストパターンを形成
し、このフォトレジストパターンを用いて前記第２の絶
縁膜をパターニングする第８工程と、 前記パターニングされた第２の絶縁膜をマスクとして、
接続プラグ部分以外の前記第５の金属層及び第４の金属
層をエッチングし、第３の金属層を露出させ接続プラグ
を形成する第９の工程と、 パターニングされた前記第４の金属層の側壁を酸化する
第１０の工程と、 前記第４の金属層をほぼ覆い所望の配線パターンを形成
するためのレジストパターンを形成する第１１の工程
と、 前記レジストパターンに基づき前記第３の金属層、第２
の金属層、第１の金属層をエッチングし配線パターンを
形成する第１２の工程と、 前記レジストパターンを除去した後、第２の絶縁膜を全
面に堆積する第１３の工程と、 前記第２の絶縁膜の表面を研磨し前記第５の金属層を露
出させる第１４の工程と、を含むことを特徴とする半導
体装置の製造方法。 - 【請求項６】 少なくとも２層以上の多層配線を形成す
る半導体装置において、 半導体基板上を覆う第１の絶縁膜を形成する第１の工程
と、 前記第１の絶縁膜上に第１の金属層を堆積する第２の工
程と、 前記第１の金属層上に第２の絶縁膜を堆積する第３の工
程と、 前記第２の絶縁膜上に第３の絶縁膜を堆積する第４の工
程と、 下部配線層と上部配線層と接続するための接続孔を第２
の絶縁膜と第３の絶縁膜に形成した後、この接続孔に金
属を埋設する第５の工程と、 前記第３の絶縁膜上を含む前記接続孔の金属上にフォト
レジストパターンを形成し、このフォトレジストパター
ンを用いて第３の絶縁膜及び前記第２の絶縁膜とを選択
的にエッチングする第６の工程と、 前記接続孔内の金属及びエッチングされた第３の絶縁
膜、第２の絶縁膜をマスクとして、第１の金属層をパタ
ーニングする第７工程と、 全面に第４の絶縁膜を堆積すると共に、前記第４の絶縁
膜内に空洞部を形成する第８工程と、 前記第４の絶縁膜の表面を研磨し前記第３の絶縁膜を露
出させる第９の工程と、を含むことを特徴とする半導体
装置の製造方法。 - 【請求項７】 前記第４の絶縁膜を堆積する際、堆積す
る部分のアスペクト比は、少なくとも１．５以上である
ことを特徴とする請求項６記載の半導体装置の製造方
法。 - 【請求項８】 配線間容量を低減するために配線間を覆
う絶縁膜内にエアーギャップを形成した半導体装置にお
いて、 半導体基板上に層間絶縁膜を形成する第１の工程と、 前記層間絶縁膜上にアルミニウム膜を形成する第２の工
程と、 前記アルミニウム膜上にシリコン酸化膜を形成する第３
の工程と、 前記シリコン酸化膜上にフォトレジスト膜を形成し前記
シリコン酸化膜をパターニングする第４の工程と、 前記シリコン酸化膜をマスクとして前記アルミニウム膜
をパターニングする第５の工程と、 全面に絶縁膜を堆積すると共に、前記絶縁膜内にエアー
ギャップを形成する第６工程と、を含むことを特徴とす
る半導体装置の製造方法。 - 【請求項９】 配線間容量を低減するために配線間を覆
う絶縁膜内にエアーギャップを形成した半導体装置にお
いて、 前記絶縁膜の膜厚は前記アルミニウム膜の膜厚の３０乃
至６０％の膜厚であることを特徴とする請求項８記載の
半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09319476A JP3132446B2 (ja) | 1997-11-20 | 1997-11-20 | 半導体装置の製造方法 |
| KR1019980049877A KR19990045447A (ko) | 1997-11-20 | 1998-11-20 | 반도체 장치 및 그 제조 방법 |
| CN98122681A CN1218286A (zh) | 1997-11-20 | 1998-11-20 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09319476A JP3132446B2 (ja) | 1997-11-20 | 1997-11-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11154702A true JPH11154702A (ja) | 1999-06-08 |
| JP3132446B2 JP3132446B2 (ja) | 2001-02-05 |
Family
ID=18110633
Family Applications (1)
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