CN1218286A - 半导体器件及其制造方法 - Google Patents

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CN1218286A
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石上隆司
松本明
石川拓
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Abstract

提供高集成度并且在低电阻下有高可靠性的多层布线的半导体器件的制造方法。在下层布线和上层布线的连接栓塞24上,使用与下层布线相同材料的铝或铝合金,将该栓塞的形成作为在下层布线和上层布线间的绝缘膜的叠置前下层布线上的凸形图形的栓塞24来形成。接着,在使栓塞24的侧壁经阳极氧化进行铝化9后,进行下层布线23的形成。

Description

半导体器件及其制造方法
本发明涉及半导体器件及其制造方法，特别涉及配有用于连接多层布线的上层和下层的连接栓塞的半导体器件及其制造方法。
在有多层布线的半导体器件中，在连接上层和下层布线的部分中，通常形成栓塞。以往的栓塞制作方法是在形成如图21所示的下层布线图形223后，叠置层间绝缘膜211，通过通常的曝光法和各向异性腐蚀开口直至下层布线的通孔221，通过化学汽相法等在通孔221内形成埋入钨、铝等金属的栓塞224。
在该方法中，在通孔221开口的曝光工序中，当相对于下层布线图形223发生位置错位时，在开口如图24所示的通孔221的各向异性腐蚀时，腐蚀直至布线图形223的下层绝缘膜202和下层布线或Si基片201，成为发生布线短路等缺陷的原因。因此，以往相对于与通孔连接的布线部分的刻度错位维持较宽的余量。但是，在近年来微细化的半导体集成电路器件中，为了使布线图形高集成化，有消除相对于与布线图形的通孔接触部分的刻度错位余量的倾向。此外，在特开平7-326670号公报中披露了特别是以使布线间电容的降低为目的，在布线间设有空洞的结构，但这种情况下，对于如图23所示的刻度错位，在连结通孔221和形成在布线间的空洞230，在栓塞的埋入上采用化学汽相法时，埋入材料埋入布线间的空洞230前，存在因埋入不良产生断线和短路。
在特开昭60-198846号公报中披露了防止因这种刻度错位造成不良的连接栓塞的形成方法。在该例中，叠置如图25、图26所示的由铝构成的布线金属层304后，连接的叠置钨层306，利用通常的曝光法和各向异性腐蚀形成布线图形323。接着，再次曝光在其上使用的光刻胶，仅残留栓塞部的光刻胶310，通过钨的有选择的各向异性腐蚀形成栓塞324。按照该方法，不会发生因下层布线图形和栓塞图形曝光时的刻度错位造成的不良，使进行下层布线和上层布线连接的栓塞的形成成为可能。
但是，如该例所示，在栓塞上使用钨、钼和钛等的方法中，栓塞部分的电阻变大，特别是如果作为微细的栓塞，那么会成为电路动作的高速化的障碍。此外，在这种结构中，与布线材料和栓塞材料都使用铝的情况相比，抗电迁移性也变得劣化。
本发明的目的在于提供改善上述以往技术的缺点，特别是在低电阻下带有可靠性高的高密度多层布线的半导体器件和其制造方法。本发明的另一目的在于提供使布线图形间的电容小的半导体器件和其制造方法。
为了实现上述目的，本发明基本上采用如下所述的技术结构。
也就是说，本发明的半导体器件的第一方案是：
在半导体器件中，其中形成至少两层以上的铝布线层，用连接栓塞连接上层布线层和下层布线层，
用铝或铝合金形成所述连接栓塞，在所述连接栓塞的侧壁上形成氧化层。
此外，第二方案是：
在半导体器件中，在覆盖布线间的绝缘膜内形成用于降低布线间电容的气隙，
在叠置所述绝缘膜时，叠置部分剖面的纵横比至少在1.5以上。
此外，第三方案是：
在半导体器件中，在覆盖布线间的绝缘膜内形成用于降低布线间电容的气隙，
在所述布线上沿该布线形成绝缘膜，并且，所述绝缘膜的膜厚为所述铝膜膜厚的30％至60％。
此外，本发明半导体器件的制造方法的第一方案的特征在于：
在该半导体器件中形成至少两层以上的布线层，用连接栓塞连接上层布线层和下层布线层，
在形成所述连接栓塞后，按自对准形成所述下层布线和所述连接栓塞的接合。
此外，第二方案的特征在于：
在该半导体器件中形成至少两层以上的多层布线，该方法包括：
第一工序，形成覆盖半导体基片上的第一绝缘膜，
第二工序，在所述第一绝缘膜上叠置由高熔点金属或其化合物构成的第一金属层，
第三工序，在所述第一金属层上叠置由铝或铝合金构成的第二金属层，
第四工序，在所述第二金属层上叠置第三金属层，
第五工序，在所述第三金属层上叠置由铝或铝合金构成的第四金属层，
第六工序，在所述第四金属层上叠置第五金属层，
第七工序，在所述第五金属层上叠置第二绝缘膜，
第八工序，在所述第二绝缘膜上形成光刻胶图形，利用该光刻胶图形构图所述第二绝缘膜，
第九工序，以所述已构图的第二绝缘膜作掩模，腐蚀连接栓塞部分以外的所述第五金属层和第四金属层，形成使第三金属层露出的连接栓塞，
第十工序，氧化已构图的所述第四金属层的侧壁，
第十一工序，形成用于大致覆盖所述第四金属层的期望布线图形的光刻胶图形，
第十二工序，根据所述光刻胶图形腐蚀所述第三金属层、第二金属层、第一金属层，形成布线图形，
第十三工序，在除去所述光刻胶图形后，将第二绝缘膜叠置在整个表面上，和
第十四工序，抛光所述第二绝缘膜的表面，使所述第五金属层露出。
此外，第三方案的特征在于：
该半导体器件中形成至少两层以上的多层布线，该方法包括：
第一工序，形成覆盖半导体基片上的第一绝缘膜，
第二工序，在所述第一绝缘膜上叠置第二绝缘膜，
第三工序，在所述第一金属层上叠置第二绝缘膜，
第四工序，在所述第二绝缘膜上叠置第三绝缘膜，
第五工序，在将用于连接下部布线层和上部布线层的连接孔形成在第二绝缘膜和第三绝缘膜上后，在该连接孔中埋设金属，
第六工序，在包括所述第三绝缘膜上的所述连接孔的金属上形成光刻胶，使用该光刻胶，有选择地腐蚀第三绝缘膜和所述第二绝缘膜，
第七工序，以所述连接孔内的金属和已腐蚀的第三绝缘膜、第二绝缘膜作掩模，构图第一金属层，
第八工序，在整个表面上叠置第四绝缘膜，同时在所述第四绝缘膜内形成空洞部分，和
第九工序，抛光所述第四绝缘膜，使所述第三绝缘膜露出。
此外，第四方案的特征在于：
在叠置所述第四绝缘膜时，叠置部分的纵横比至少在1.5以上。
此外，第五方案的特征在于：
在半导体器件中为了降低布线间电容在覆盖布线间的绝缘膜内形成气隙，该方法包括：
第一工序，在半导体基片上形成层间绝缘膜，
第二工序，在所述层间绝缘膜上形成铝膜，
第三工序，在所述铝膜上形成硅氧化膜，
第四工序，在所述硅氧化膜上形成光刻胶，构图所述硅氧化膜，
第五工序，以所述硅氧化膜作掩模，构图所述铝膜，和
第六工序，在整个表面上叠置绝缘膜，同时在所述绝缘膜内形成空气隙。
此外，第六方案的特征在于：
在该半导体器件中为了降低布线间电容在覆盖布线间的绝缘膜内形成气隙，
所述绝缘膜的膜厚为所述铝膜膜厚的30％至60％。
本发明的半导体器件，在该半导体器件中形成至少两层以上的铝布线层，用连接栓塞连接上层布线和下层布线，由于用铝或铝合金形成所述连接栓塞，在所述连接栓塞的侧壁上形成氧化层，所以相对于刻度错位的余量不增加，使高集成度的多层布线成为可能，而且，能够防止布线图形和栓塞的刻度错位不良，此外，由于在栓塞上能够使用铝或铝合金，所以在低电阻下能够实现有高可靠性的半导体器件。
此外，在覆盖布线间的绝缘膜内形成用于降低布线间电容的气隙的半导体器件中，在叠置所述绝缘膜时，由于叠置部分剖面的纵横比至少在1.5以上，即相对于布线间隔的绝缘膜的膜厚比例在1.5以上，所以能够形成大的气隙，其结果，确实能够降低布线间电容。
再有，在覆盖布线间的绝缘膜内形成用于降低布线间电容气隙的半导体器件中，由于在所述布线上形成沿该布线的绝缘膜，并且所述绝缘膜的膜厚是所述铝膜膜厚的30％至60％，所以能够形成大的气隙，其结果，确实能够降低布线间电容。
图1是表示本发明半导体器件的第一具体例的工序图。
图2是表示接续图1工序的图。
图3是表示接续图2工序的图。
图4是表示接续图3工序的图。
图5是表示接续图4工序的图。
图6是表示接续图5工序的图。
图7是表示接续图6工序的图。
图8是表示本发明半导体器件第二具体例工序的图。
图9是表示接续图8工序的图。
图10是表示接续图9工序的图。
图11是表示接续图10工序的图。
图12是表示接续图11工序的图。
图13是表示接续图12工序的图。
图14是表示接续图13工序的图。
图15是表示接续图14工序的图。
图16是表示接续图15工序的图。
图17是表示接续图16工序的图。
图18是表示第二具体例中使用的偏压CR-CVD装置的剖面图。
图19是表示本发明半导体器件的第三具体例工序的图。
图20是表示接续图19工序的图。
图21是表示接续图20工序的图。
图22是表示接续图21工序的图。
图23是表示接续图22工序的图。
图24是表示接续图23工序的图。
图25是表示接续图24工序的图。
图26是表示接续图25工序的图。
图27是表示比较本发明和已有技术的曲线图。
[实施例]
下面，参照附图详细说明本发明的半导体器件及其制造方法的具体例。
图1至图7是表示本发明第一具体例的图，具体地说，
在半导体器件中，其中形成至少两层以上的铝布线层，用连接栓塞连接上层布线和下层布线，
用铝或铝合金形成所述连接栓塞24，在所述连接栓塞24的侧壁上形成氧化层9的半导体器件。
此外，在本发明的半导体器件的制造方法中，在该半导体器件中形成至少两层以上的多层布线，用连接栓塞连接上层的布线层和下层，
在形成所述连接栓塞后，按自对准形成所述下层布线和所述连接栓塞接合的半导体器件，
而且在该半导体器件中形成至少两层以上的多层布线，该方法包括：
第一工序，形成覆盖半导体基片1上的第一绝缘膜2，
第二工序，在所述第一绝缘膜2上叠置由高熔点金属或其化合物构成的第一金属层3，
第三工序，在所述第一金属层3上叠置由铝或铝合金构成的第二金属层4，
第四工序，在所述第二金属层4上叠置第三金属层5，
第五工序，在所述第三金属层5上叠置由铝或铝合金构成的第四金属层6，
第六工序，在所述第四金属层6上叠置第五金属层7，
第七工序，在所述第五金属层7上叠置第二绝缘膜21，
第八工序，在所述第二绝缘膜21上形成光刻胶图形8，利用该光刻胶图形8构图所述第二绝缘膜21，
第九工序，以所述已构图的第二绝缘膜21作掩模，腐蚀连接栓塞部分以外的所述第五金属层7和第四金属层6，形成使第三金属层5露出的连接栓塞24，
第十工序，氧化已构图的所述第四金属层6的侧壁，
第十一工序，形成用于大致覆盖所述第四金属层6的期望布线图形23的光刻胶图形10，
第十二工序，根据所述光刻胶图形10腐蚀所述第三金属层5、第二金属层4、第一金属层3，形成布线图形23，
第十三工序，在除去所述光刻胶图形10后，将第二绝缘膜11叠置在整个表面上，和
第十四工序，抛光所述第二绝缘膜11的表面，使所述第五金属层7露出。
如果更具体地说明本发明，那么在带有MOS晶体管等元件区的半导体基片上，按膜厚约0.8～1μm形成覆盖元件区的第一绝缘膜2。在进行测量元件和布线层连接的连接口和栓塞形成后，依次形成膜厚50nm的氮化钛等构成的第一金属层3，膜厚500nm的铝或铝合金构成的第二金属层4，膜厚100nm的氮化钛等构成的第三金属层5，膜厚1000nm的铝或铝合金构成的第四金属层6，膜厚50nm的氮化钛等构成的第五金属层7,200nm的掩模氧化膜21(图1)。接着，实施光刻胶工序，在形成栓塞的部分留存光刻胶8，通过各向异性腐蚀进行掩模氧化膜21的腐蚀。在该腐蚀中，例如使用主要成分为CHF3的腐蚀剂，在第五金属层7上停止腐蚀。以该掩模氧化膜21作掩模，由各向异性干式腐蚀方式腐蚀第五金属层7和第四金属层6，形成栓塞24(图2)。在腐蚀中，使用主要成分为Cl2的腐蚀剂，在第三金属层5上停止腐蚀。接着，利用阳极氧化方式氧化栓塞24，形成氧化膜，形成铝层9(图3)。随后，通过光刻胶工序，形成布线图形的光刻胶掩模10(图4)，利用各向异性干式腐蚀方式腐蚀第三、第二、第一金属层，形成布线图形(图5)。再有，这种情况下，相对于栓塞24，光刻胶10产生刻度错位L。腐蚀的条件与栓塞腐蚀的条件相同，但通过形成在栓塞24侧壁上的铝层9，在布线图形的腐蚀时，会阻挡从侧壁腐蚀栓塞24。随后，在除去光刻胶10后，将第二绝缘膜11叠置在整个表面上(图6)，通过化学的机械的抛光，抛光第二绝缘膜11，直至栓塞24的上部露出(图7)。
在图29的左侧，表示在下层布线上形成凸状的钨栓塞的以往的栓塞的电阻值(用黑圈表示)和良品率(用白圈表示)，此外，在中央，表示由埋入铝栓塞形成的以往的栓塞的电阻值和良品率，再有，在右侧，表示本发明栓塞的电阻值和良品率。
由该图可知，未增加相对于刻度错位的边缘，可防止因布线图形与栓塞的刻度错位产生的不良情况，在低电阻下实现可靠性高的布线结构。
图8至图18表示本发明第二具体例的图，图中，
表示半导体器件的制造方法，在该半导体器件中形成至少两层以上的多层布线，该方法包括：
第一工序，形成覆盖半导体基片31上的第一绝缘膜32，
第二工序，在所述第一绝缘膜32上叠置第一金属层33，
第三工序，在所述第一金属层33上叠置第二绝缘膜34，
第四工序，在所述第二绝缘膜34上叠置第三绝缘膜35，
第五工序，在将用于连接下部布线层和上部布线层的连接孔36形成在第二绝缘膜34和第三绝缘膜35上后，在该连接孔36中埋设金属37，
第六工序，在包括所述第三绝缘膜35上的所述连接孔36的金属37上形成光刻胶图形38，使用该光刻胶图形38，有选择地腐蚀第三绝缘膜35和所述第二绝缘膜34，
第七工序，以所述连接孔36内的金属37和已腐蚀的第三绝缘膜35、第二绝缘膜34作为掩模，构图第一金属层33，
第八工序，在整个表面上叠置第四绝缘膜39，同时在所述第四绝缘膜39内形成空洞部分40，和
第九工序，抛光所述第四绝缘膜39的表面，使所述第三绝缘膜35露出。
如果更具体地说明第二具体例，
那么如图8所示，在基片31上通过绝缘膜32形成作为下部布线的金属层33，而且在该金属层33上形成硅氧化膜34(绝缘膜)，并且在该硅氧化膜34上形成氮化硅35(图9)
接着，使用蚀刻法和干式腐蚀法，形成电连接下部布线和上部布线的连接孔36(图10)，埋设钨等金属形成金属柱37(图11)。
由此，利用金属柱37电连接下部布线33和上部布线41。
接着，使用蚀刻法和干式腐蚀法，形成下部布线光刻胶图形38(图12)，有选择地除去硅氧化膜34和氮化硅膜35(图13)。此时，由于蚀刻法的限制，光刻胶图形38从金属柱37脱落(L为刻度错位量)，即使金属柱37暴露在腐蚀环境中，钨等金属在腐蚀硅氧化膜34和氮化硅膜35的碳氟化合物系的气体中也不会被腐蚀。
随后，以被腐蚀的硅氧化膜34和氮化硅膜35及金属柱37作掩模，使用干式腐蚀法使金属层33形成布线图形(图14)。此时，在腐蚀金属层33的卤素气体中，不会腐蚀硅氧化膜34、氮化硅膜35、钨等金属37。
而且，在下部布线形成后，使用在基片上施加高频电场的等离子体的化学汽相生长(以下，简称CVD)法之一的偏压ECR-CVD法，形成硅氧化膜39。
图18是表示偏压ECR-CVD装置的示意结构的剖面图。如图所示，在等离子体室6的上部，设有微波导入口62，从该口送入微波。在等离子体室61中，设有气体导入口59(a)、59(b)和排气口63，通过这些口供给反应气体等，并且排出不需要的气体。在等离子体室61中设有基座60，在其上装载被加工物。在基座60上连接RF偏压高频电源64。此外，配有主线圈65和辅助线圈66，利用这些线圈形成磁场。其中，从气体供给口59(a)供给氧气(O2)，同时通过附加微波产生等离子体。在这种状态下，从气体供给口59(b)供给氩气同时供给硅烷气体，进行硅氧化膜39的成膜，同时通过在基座60上施加高频电场，同时进行在氩气的等离子体下的腐蚀。这时的具体成膜条件是：硅烷流量为50sccm，氧流量为75sccm，氩流量为70sccm，微波输出为2000W,RF偏压输出为1400W，生长温度约为350℃。
在该条件下形成的硅氧化膜39，其布线间隔的纵横比(相对于布线间隔的绝缘膜膜厚的比例)为1.5以上，能够形成大的空洞部分40。
接着，利用化学的机械的抛光法(以下简称为CMP法)使硅氧化膜39平坦化。此时，氮化硅膜35利用CMP的制动作用，能够形成均匀平坦化的表面。而且在平坦化后，形成上部布线41，通过反复这些工序，能够形成两层以上的多层布线结构。
如上所述，首先在下部布线形成之前形成用于连接的金属柱，通过形成自对准的下部布线，可防止下部布线和金属柱的刻度错位，并且通过在布线间形成气隙40，能够降低布线间的电容。此外，由于用于连接的金属柱一定在下部布线上，所以不会引起与气隙的接触，能够实现可靠性高的多层布线结构。
以上，本发明的实施例说明了金属布线为两层的情况，但两层以上的情况也可以。而且，作为在布线间的形成物以空洞为例，但构成有机膜和多孔的硅氧化膜、添加氟的硅氧化膜等也可以。
图19、图20是表示本发明第三具体例的图，图中表示半导体器件的制造方法，
在半导体器件中为了降低布线间电容在覆盖布线间的绝缘膜内形成气隙，该方法包括：
第一工序，在半导体基片71上形成层间绝缘膜72，
第二工序，在所述层间绝缘膜72上形成铝膜73，
第三工序，在所述铝膜73上形成硅氧化膜74，
第四工序，在所述硅氧化膜74上形成光刻胶膜75，构图所述硅氧化膜74，
第五工序，以所述硅氧化膜74作掩模，构图所述铝膜73，和
第六工序，在整个表面上叠置绝缘膜76，同时在所述绝缘膜76内形成气隙77。
下面，参照图19、图20说明本发明的第三具体例。
如果参照附图，那么在P型硅基片71上形成MOS晶体管。然后，作为层间绝缘膜，按CVD法形成包含磷、硼的硅氧化膜72(BPSG膜)。在开口接触孔后，按形成第一层布线的溅射法形成膜厚600nm的包含0.5％的铜的铝膜73。作为进行铝布线构图的硬掩模，通过等离子体CVD将硅氧化膜74形成在整个表面上。接着，通过蚀刻用光刻胶75形成布线图形，使用CF4、CHF3等气体，通过反应性离子腐蚀(RIE)等干式腐蚀，腐蚀硅氧化膜74形成硬掩模91(图19(C))。在由氧等离子体作用除去光刻胶75后，使用BCl3等气体和硬掩模91，通过反应性离子腐蚀(RIE)等干式腐蚀，构图铝膜73形成第一层布线81(图20(a))。接着，作为如图20(b)所示的布线层间膜，由等离子体CVD法形成氧化膜76。通过在此时敷层的最佳条件下进行成膜，在布线间隔的窄小部分用氧化膜填充邻接布线间的沟之前，使布线上的硬掩模上部的氧化膜之间接触，形成介电常数为1的气隙77，能够降低邻接布线间的电容。在未使用硬掩模的以往方法中，气隙的形状依赖于布线金属膜厚和布线间隔，在布线金属上部，不能使空隙的体积充分大。在本发明的情况下，通过使硬掩模91的膜厚达到布线金属81膜厚的30～60％，在布线的侧壁上形成气隙，能够使电容降低效果增大。再有，在30％以下时，不能充分形成气隙，而如果超过60％，那么会发生布线粗细不等的不良情况。
接着，利用化学的机械的抛光(CMP)进行层间氧化膜76的平坦化后，通过RIE等干式腐蚀在氧化膜76上开口通孔，在通孔内形成由钨等构成的栓塞。然后，按溅射法成膜铝膜，与第一层布线一样，利用蚀刻、干式腐蚀形成第二层铝布线。
下面，参照附图具体说明本发明的第三具体例。
在P型硅基片71上形成MOS晶体管。然后，作为层间绝缘膜，通过CVD法形成包含磷、硼的硅氧化膜72(BPSG膜)。在开口接触孔后，按形成第一层布线的溅射法成膜600nm的铝膜73。作为进行铝布线构图的硬掩模，通过等离子体CVD将硅氧化膜74形成在整个表面上。接着，利用蚀刻用光刻胶75形成布线图形，通过反应性离子腐蚀等干式腐蚀，腐蚀硅氧化膜74形成硬掩模91。在通过氧等离子态除去光刻胶75后，使用BCl3等气体，通过反应性离子腐蚀等干式腐蚀，构图铝膜73形成第一层布线81。接着，如图20(b)所示，利用等离子体CVD法等成膜层间绝缘膜76。作为绝缘膜76，与硅氧化膜相比，使用低介电常数膜的含有氟的氧化膜(SiOF)或添加氟的非晶化碳。通过在此时敷层的最佳条件下成膜，在布线间隔窄小的部分用氧化膜填充邻接布线间的沟之前，使邻接布线间上硬掩模上部的氧化膜之间接触，形成气隙77。接着，通过化学机械抛光(CMP)进行层间氧化膜76的平坦化后，利用RIE等干式腐蚀在氧化膜上开口通孔，在通孔内形成钨等构成的栓塞。然后，利用溅射法成膜铝膜，与第一层布线一样，通过蚀刻、干式腐蚀形成第二层铝布线。
本发明的半导体器件及其制造方法，在半导体器件中，形成至少两层以上的铝布线层，用连接栓塞连接上层的布线层和下层的布线层，由于用铝或铝合金形成所述连接栓塞，在所述连接栓塞的侧壁上形成氧化层，所以使不增加相对于刻度错位的边缘，形成高集成度的多层布线成为可能。
而且，能够防止布线图形与栓塞的刻度错位不良，此外，由于在栓塞上可使用铝或铝合金，所以能够实现在低电阻下有高可靠性的半导体器件。
再有，在半导体器件中，在覆盖用于降低布线间电容由铝膜构成的布线间的绝缘膜内形成气隙，
在叠置所述绝缘膜时，由于叠置部分剖面的纵横比至少在1.5以上，即相对于布线间隔的绝缘膜的膜厚比例在1.5以上，所以能够形成大的气隙，其结果，确实能够降低布线间电容。
还有，在半导体器件中，在覆盖用于降低布线间电容由铝膜构成的布线间的绝缘膜内形成气隙，
由于在所述布线上沿该布线形成绝缘膜，并且所述绝缘膜的膜厚为所述铝膜膜厚的30％至60％，所以能够形成大的气隙，其结果，确实能够降低布线间电容。

Claims (9)

1．一种半导体器件，其中形成至少两层以上的铝布线层，用连接栓塞连接上层布线层和下层布线层，
其特征在于，用铝或铝合金形成所述连接栓塞，在所述连接栓塞的侧壁上形成氧化层。
2．一种半导体器件，其中在覆盖布线间的绝缘膜内形成用于降低布线间电容的气隙，
其特征在于，在叠置所述绝缘膜时，叠置部分剖面的纵横比至少在1.5以上。
3．一种半导体器件，其中在覆盖布线间的绝缘膜内形成用于降低布线间电容的气隙，
其特征在于，在所述布线上沿该布线形成绝缘膜，并且，所述绝缘膜的膜厚为所述铝膜膜厚的30％至60％。
4．一种半导体器件的制造方法，在该半导体器件中形成至少两层以上的布线层，用连接栓塞连接上层布线层和下层布线层的布线膜，
其特征在于，在形成所述连接栓塞后，按自对准形成所述下层布线和所述连接栓塞的接合。
5．一种半导体器件的制造方法，在该半导体器件中形成至少两层以上的多层布线，其特征在于该方法包括：
第一工序，形成覆盖半导体基片上的第一绝缘膜，
第二工序，在所述第一绝缘膜上叠置由高熔点金属或其化合物构成的第一金属层，
第三工序，在所述第一金属层上叠置由铝或铝合金构成的第二金属层，
第四工序，在所述第二金属层上叠置第三金属层，
第五工序，在所述第三金属层上叠置由铝或铝合金构成的第四金属层，
第六工序，在所述第四金属层上叠置第五金属层，
第七工序，在所述第五金属层上叠置第二绝缘膜，
第八工序，在所述第二绝缘膜上形成光刻胶图形，利用该光刻胶图形构图所述第二绝缘膜，
第九工序，以所述已构图的第二绝缘膜作掩模，腐蚀连接栓塞部分以外的所述第五金属层和第四金属层，形成使第三金属层露出的连接栓塞，
第十工序，氧化已构图的所述第四金属层的侧壁，
第十一工序，形成用于大致覆盖所述第四金属层的期望布线图形的光刻胶图形，
第十二工序，根据所述光刻胶图形腐蚀所述第三金属层、第二金属层、第一金属层，形成布线图形，
第十三工序，在除去所述光刻胶图形后，将第二绝缘膜叠置在整个表面上，和
第十四工序，抛光所述第二绝缘膜的表面，使所述第五金属层露出。
6．一种半导体器件的制造方法，该半导体器件中形成至少两层以上的多层布线，其特征在于该方法包括：
第一工序，形成覆盖半导体基片上的第一绝缘膜，
第二工序，在所述第一绝缘膜上叠置第一金属层，
第三工序，在所述第一金属层上叠置第二绝缘膜，
第四工序，在所述第二绝缘膜上叠置第三绝缘膜，
第五工序，在将用于连接下部布线层和上部布线层的连接孔形成在第二绝缘膜和第三绝缘膜上后，在该连接孔中埋设金属，
第六工序，在包括所述第三绝缘膜上的所述连接孔的金属上形成光刻胶图形，使用该光刻胶图形，有选择地腐蚀第三绝缘膜和所述第二绝缘膜，
第七工序，以所述连接孔内的金属和已腐蚀的第三绝缘膜、第二绝缘膜作掩模，构图第一金属层，
第八工序，在整个表面上叠置第四绝缘膜，同时在所述第四绝缘膜内形成空洞部分，和
第九工序，抛光所述第四绝缘膜的表面，使所述第三绝缘膜露出。
7．如权利要求6所述的半导体器件的制造方法，其特征在于，在叠置所述第四绝缘膜时，叠置部分的纵横比至少在1.5以上。
8．一种半导体器件的制造方法，在半导体器件中为了降低布线间电容在覆盖布线间的绝缘膜内形成气隙，其特征在于该方法包括：
第一工序，在半导体基片上形成层间绝缘膜，
第二工序，在所述层间绝缘膜上形成铝膜，
第三工序，在所述铝膜上形成硅氧化膜，
第四工序，在所述硅氧化膜上形成光刻胶膜，构图所述硅氧化膜，
第五工序，以所述硅氧化膜作掩模，构图所述铝膜，和
第六工序，在整个表面上叠置绝缘膜，同时在所述绝缘膜内形成气隙。
9．一种半导体器件的制造方法，在该半导体器件中为了降低布线间电容在覆盖布线间的绝缘膜内形成气隙，其特征在于，
所述绝缘膜的膜厚为所述铝膜膜厚的30％至60％。
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