KR19990045447A - 반도체 장치 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 64
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 54
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 54
- 238000000151 deposition Methods 0.000 claims abstract description 38
- 238000005530 etching Methods 0.000 claims abstract description 24
- 229910000838 Al alloy Inorganic materials 0.000 claims abstract description 16
- 239000010410 layer Substances 0.000 claims description 152
- 229910052751 metal Inorganic materials 0.000 claims description 116
- 239000002184 metal Substances 0.000 claims description 116
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 32
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 17
- 239000011229 interlayer Substances 0.000 claims description 15
- 238000000059 patterning Methods 0.000 claims description 13
- 238000005498 polishing Methods 0.000 claims description 10
- 150000001875 compounds Chemical class 0.000 claims description 3
- 230000008018 melting Effects 0.000 claims description 3
- 238000002844 melting Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 230000007547 defect Effects 0.000 abstract description 4
- 239000000463 material Substances 0.000 abstract description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000005269 aluminizing Methods 0.000 abstract 1
- 238000007743 anodising Methods 0.000 abstract 1
- 230000008021 deposition Effects 0.000 abstract 1
- 230000010354 integration Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 46
- 238000001312 dry etching Methods 0.000 description 14
- 239000007789 gas Substances 0.000 description 11
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 10
- 229910052721 tungsten Inorganic materials 0.000 description 10
- 239000010937 tungsten Substances 0.000 description 10
- 238000001020 plasma etching Methods 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000001459 lithography Methods 0.000 description 6
- 239000000126 substance Substances 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000790 scattering method Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910020177 SiOF Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000004185 liver Anatomy 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021426 porous silicon Inorganic materials 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
<과제>
고집적도 및 저저항으로 고신뢰성의 다층 배선을 갖는 반도체 장치의 제조 방법을 제공한다.
<해결 수단>
하층 배선과 상층 배선의 접속 플러그부(24)에 하층 배선과 같은 재료의 알루미늄 또는 알루미늄 합금을 이용하여 이 플러그의 형성을 하층 배선과 상층 배선 사이의 절연막의 퇴적 전에 하층 배선상의 철(凸)형 패턴의 플러그(24)로서 형성한다. 다음은 플러그(24)의 측벽을 양극 산화에 의해 알루미나화(9)한 후, 하층 배선(23)의 형성을 한다. 플러그(24)와 하층 배선(23)이 자기 정합적으로 위치를 맞출 수 있으므로, 경계면의 편차로 인한 불량이 발생하지 않는다. 또한 플러그924)의 측벽을 알루미나화(9)하는 것으로 플러그 형성 후의 하층 배선 에칭시에 플러그(24)의 측벽이 에칭되는 일이 없으므로 저저항으로 고신뢰성의 알루미늄 플러그를 실현할 수 있다.
Description
<발명이 속하는 기술 분야>
본 발명은 반도체 장치 및 그 제조 방법에 관련되고, 특히 다층 배선의 상층과 하층을 접속하는 플러그를 구비하는 반도체 장치 및 그 제조 방법에 관련된다.
<종래의 기술>
다층 배선을 갖는 반도체 장치에 있어서, 상층과 하층의 배선을 접속하는 부분에는, 통상적으로 플러그가 형성된다. 종래의 플러그 작성법은 도 21에 나타내는 바와 같이 하층의 배선 패턴(223)을 형성후, 층간 절연막(211)을 퇴적하고, 통상의 노광법 및 이방성 에칭에 의해 하층 배선에 도달하는 비어 홀(221)을 개구하고, 화학 기상 성장법에 의해 비어 홀(221)내의 텅스텐, 알루미늄 등의 금속을 매워서 플러그(224)를 형성하는 방법이다.
이 방법으로는 비어 홀(221) 개구시의 노광 공정에 있어서 하층의 배선 패턴(223)에 대해서 위치 편차가 발생했을 때, 도 24와 같이 비어 홀(221)을 개구하는 이방성 에칭시에 배선 패턴(223)의 하층의 절연막(202) 및 보다 하층의 배선 또는 Si 기판(201)에까지 에칭이 진행되어 배선의 쇼트 등의 불량이 발생하는 원인이 된다. 이 때문에 종래에는 비어 홀과 접속하는 배선 부분은 경계면 편차에 대해서 여유를 갖도록 넓게 하고 있었다. 그러나 근년의 미세화된 반도체 집적 회로 장치에서는 배선 패턴을 고집적화하기 위해 배선 패턴의 비어 홀과 접촉하는 부분에 경계면 편차에 대한 여유가 없어지는 경향에 있다. 또한, 특히 배선 사이 용량의 저감을 하는 목적으로서 배선 사이에 공동(空洞)을 설치하는 구조가 특개평7-326670호 공보에 있으나, 이 경우 도 23에 나타내는 바와 같이 경계면 편차에 의해 비어 홀(221)과 배선 사이에 형성한 공동(230)이 연결되어 플러그를 메우기 위해 화학 기상 성장법을 이용할 때, 메워지는 재료가 배선 사이의 공동(230)에 까지 침입하여 메우기 불량에 의한 단선이나 단락이 발생할 수 있다.
이와 같이 경계면 편차에 의한 불량을 막는 접속 플러그 형성법으로서 특개소60-198846호 공보와 같은 예가 있다. 이 예에서는 도 25, 26에 나타내는 바와 같이 알루미늄으로 된 배선 금속층(304)을 퇴적후, 연석하여 텅스텐층을 퇴적하고, 통상의 노광법 및 이방성 에칭에 의해 배선 패턴(323)을 형성한다. 다음으로 여기서 사용한 레지스트를 다시 노광하여 플러그부의 레지스트(310)만을 남기고, 텅스텐의 선택적 이방성 에칭에 의해 플러그(324)를 형성한다. 이 방법에 의하면 하층의 배선 패턴과 플러그 패턴의 노광시의 경계면 편차로 인한 불량을 발생하지 않고 하층 배선과 상층 배선의 접속을 하는 플러그의 형성이 가능하다.
그러나 이 예와 같이 플러그에 텅스텐이나 몰리브덴, 티탄 등을 사용하는 방법으로는 플러그 부분의 저항이 높아지고, 특히 미세한 플러그가 되면 회로 동작의 고속화의 방해가 된다. 또한 이와 같은 구조에서는 배선 재료, 플러그 재료 모두 알루미늄을 이용한 경우에 비해 일렉트로 마이그레이션(electro migration) 내성도 열화한다.
본 발명의 목적은 상기한 종래 기술의 결점을 개량하고 특히 저저항이고 신뢰성이 높은 고밀도 다층 배선을 갖는 반도체 장치와 그 제조 방법을 제공하는 것이다. 본 발명의 다른 목적은 배선 패턴 사이의 용량을 적게 한 반도체 장치와 그 제조 방법을 제공하는 것이다.
도 1은 본 발명의 반도체 장치의 제 1 구체예의 공정을 나타내는 도면.
도 2는 도 1에 연속되는 공정을 나타내는 도면.
도 3은 도 2에 연속되는 공정을 나타내는 도면.
도 4는 도 3에 연속되는 공정을 나타내는 도면.
도 5는 도 4에 연속되는 공정을 나타내는 도면.
도 6은 도 5에 연속되는 공정을 나타내는 도면.
도 7은 도 6에 연속되는 공정을 나타내는 도면.
도 8은 본 발명의 반도체 장치의 제 2의 구체예의 공정을 나타내는 도면.
도 9는 도 8에 연속되는 공정을 나타내는 도면.
도 10은 도 9에 연속되는 공정을 나타내는 도면.
도 11은 도 10에 연속되는 공정을 나타내는 도면.
도 12는 도 11에 연속되는 공정을 나타내는 도면.
도 13은 도 12에 연속되는 공정을 나타내는 도면.
도 14는 도 13에 연속되는 공정을 나타내는 도면.
도 15는 도 14에 연속되는 공정을 나타내는 도면.
도 16은 도 15에 연속되는 공정을 나타내는 도면.
도 17은 도 16에 연속되는 공정을 나타내는 도면.
도 18은 제 2 구체예에 이용되는 바이어스 ECR-CVD 장치의 단면도.
도 19는 본 발명의 반도체 장치의 제 3 구체예의 공정을 나타내는 도면.
도 20은 도 19에 연속되는 공정을 나타내는 도면.
도 21은 종래 기술을 나타내는 도면.
도 22는 도 21에 연속되는 공정을 나타내는 도면.
도 23은 도 22에 연속되는 공정을 나타내는 도면.
도 24는 도 23에 연속되는 공정을 나타내는 도면.
도 25는 도 24에 연속되는 공정을 나타내는 도면.
도 26은 도 25에 연속되는 공정을 나타내는 도면.
도 27은 본 발명과 종래 기술을 비교한 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
1, 31, 71: 반도체 기판 24: 플러그
2: 제 1 절연막 32, 76: 절연막
3: 제 1 금속층 33: 하부 배선 금속층
4: 제 2 금속층 34, 39, 72, 74: 실리콘 산화막
5: 제 3 금속층 35: 실리콘 질화막
6: 제 4 금속층 36: 접속 구멍
7: 제 5 금속층 37: 금속 기둥
8, 10, 38, 75: 포트레지스트 40, 77: 에어 갭(공동부)
9: 산화막(산화층) 73: 알루미늄막
11: 제 2 절연막 76: 층간 절연막
21: 마스크 산화막 81: 제 1 층 배선
23: 배선 패턴 91: 하드마스크
<과제를 해결하기 위한 수단>
본 발명은 상기한 목적을 달성하기 위해, 기본적으로 이하에 기재한 바와 같은 기술 구성을 채용하는 것이다.
즉, 본 발명에 관련되는 반도체 장치의 제 1 형태는,
적어도 2층 이상의 알루미늄 배선층이 형성되고, 접속 플러그로 상층의 배선층과 하층의 배선층을 접속한 반도체 장치에 있어서,
상기 접속 플러그를 알루미늄 또는 알루미늄 합금으로 형성하고, 상기 접속 플러그의 측벽에 산화층을 형성한 것이고,
또한, 제 2 형태는,
배선 사이를 덮는 절연막내에 배선 사이 용량의 저감을 위해 에어 갭을 형성한 반도체 장치에 있어서,
상기 절연막을 퇴적할 때, 퇴적하는 부분의 단면의 어스펙트비는 적어도 1.5 이상인 것을 특징으로 하는 것이고,
또한, 제 3 형태는,
배선 사이를 덮는 절연막내에 배선간 용량을 저감시키기 위한 에어 갭을 형성한 반도체 장치에 있어서,
상기 배선 위에 이 배선에 따라서 절연막을 형성하고, 또한, 상기 절연막의 막 두께는 상기 알루미늄막의 막 두께의 30 내지 60%의 막 두께인 것을 특징으로 하는 것이다.
또한, 본 발명에 관련되는 반도체 장치의 제조 방법의 제 1의 형태는,
적어도 2층 이상의 배선층이 형성되고, 접속 플러그로 상층의 배선층과 하층의 배선막을 접속한 반도체 장치에 있어서,
상기 접속 플러그를 형성한 후, 상기 하층의 배선과 상기 접속 플러그의 접합을 셀프 얼라인으로 형성한 것이고,
제 2 형태는,
적어도 2층 이상의 다층 배선을 형성하는 반도체 장치에 있어서,
반도체 기판 위를 덮는 제 1 절연막을 형성하는 제 1 공정과,
상기 제 1 절연막 위에 고융점 금속 또는 그 화합물로 된 제 1 금속층을 퇴적하는 제 2 공정과,
상기 제 1 금속층 위에 알루미늄 또는 알루미늄 합금으로 된 제 2 금속층을 퇴적하는 제 3 공정과,
상기 제 2 금속층 위에 제 3 금속층을 퇴적하는 제 4 공정과,
상기 제 3 금속층 위에 알루미늄 또는 알루미늄 합금으로 된 제 4 금속층을 퇴적하는 제 5 공정과,
상기 제 4 금속층 위에 제 5 금속층을 퇴적하는 제 6 공정과,
상기 제 5 금속층 위에 제 2 절연막을 퇴적하는 제 7 공정과,
상기 제 2 절연막 위에 포트 레지스트 패턴을 형성하고, 이 포트 레지스트 패턴을 이용하여 상기 제 2 절연막을 패터닝하는 제 8 공정과,
상기 패터닝된 제 2 절연막을 마스크로서 접속 플러그 부분 이외의 상기 제 5 금속층 및 제 4 금속층을 에칭하고, 제 3 금속층을 노광시켜 접속 플러그를 형성하는 제 9 공정과,
패터닝된 상기 제 4 금속층의 측벽을 산화하는 제 10 공정과,
상기 제 4 금속층을 거의 덮고 원하는 배선 패턴을 형성하기 위한 포트 레지스트 패턴을 형성하는 제 11 공정과,
상기 레지스트 패턴에 기초하여 상기 제 3 금속층, 제 2 금속층, 제 1 금속층을 에칭하여 배선 패턴을 형성하는 제 12 공정과,
상기 레지스트 패턴을 제거한 후, 제 2 절연막을 전체면에 퇴적하는 제 13 공정과,
상기 제 2 절연막의 표면을 연마하여 상기 제 5 금속층을 노광시키는 제 14 공정을 포함하는 것이고,
또한, 제 3 형태는,
적어도 2층 이상의 다층 배선을 형성하는 반도체 장치에 있어서,
반도체 기판 위를 덮는 제 1 절연막을 형성하는 제 1 공정과,
상기 제 1 절연막 위에 제 1 금속층을 퇴적하는 제 2 공정과,
상기 제 1 금속층 위에 제 2 절연막을 퇴적하는 제 3 공정과,
상기 제 2 절연막 위에 제 3 절연막을 퇴적하는 제 4 공정과,
하부 배선층과 상부 배선층을 접속하기 위한 접속 구멍을 제 2 절연막과 제 3 절연막에 형성한 후, 이 접속 구멍에 금속을 매설하는 제 5 공정과
상기 제 3 절연막 위를 포함하는 상기 접속 구멍의 금속 위에 포트 레지스트 패턴을 형성하고 이 포트 레지스트 패턴을 이용하여 제 3 절연막 및 상기 제 2 절연막을 선택적으로 에칭하는 제 6 공정과,
상기 접속 구멍내의 금속 및 에칭된 제 3 절연막, 제 2 절연막을 마스크로서 제 2 금속층을 패터닝하는 제 7 공정과,
전체면에 제 4 절연막을 퇴적함과 함께, 상기 제 4 절연막내에 공동부를 형성하는 제 8 공정과,
상기 제 4 절연막의 표면을 연마하고 상기 제 3 절연막을 노출시키는 제 9 공정을 포함하는 것이고,
또한 제 4 형태는,
상기 제 4 절연막을 퇴적할 때, 퇴적하는 부분의 어스펙트비는 적어도 1.5 이상인 것을 특징으로 하는 것이고,
또한, 제 5 형태는,
배선간 용량을 저감하기 위한 배선 사이를 덮는 절연막내의 에어 갭을 형성한 반도체 장치에 있어서,
반도체 기판 위에 층간 절연막을 형성하는 제 1 공정과,
상기 층간 절연막 위에 알루미늄 막을 형성하는 제 2 공정과,
상기 알루미늄막 위에 실리콘 산화막을 형성하는 제 3 공정과,
상기 실리콘 산화막 위에 포트 레지스트막을 형성하고 상기 실리콘 산화막을 패터닝하는 제 4 공정과,
상기 실리콘 산화막을 마스크로서 상기 알루미늄막을 패터닝하는 제 5 공정을 포함하는 것을 특징으로 하는 것이고,
전체면에 절연막을 퇴적함과 함께, 상기 절연막내에 에어 갭을 형성하는 제 8 공정을 포함하는 것을 특징으로 하는 것이고,
또한, 제 6 형태는,
배선 사이 용량을 저감시키기 위해 배선 사이를 덮는 절연막내에 에어 갭을 형성한 반도체 장치에 있어서,
상기 절연막의 막 두께는 상기 알루미늄막의 막 두께의 30 내지 60%의 막 두께인 것을 특징으로 하는 것이다.
<발명의 실시의 형태>
본 발명의 반도체 장치는 적어도 2층 이상의 알루미늄 배선층이 형성되고, 접속 플러그로 상층의 배선층과 하층의 배선층을 접속한 반도체 장치에 있어서, 상기 접속 플러그를 알루미늄 또는 알루미늄 합금으로 형성하고, 상기 접속 플러그의 측벽에 산화층을 형성한 것이므로, 경계면 편차에 대한 마진을 늘리지 않고 고집적도의 다층 배선이 가능하고, 또한, 배선 패턴과 플러그의 경계면 편차 불량도 방지할 수 있고, 또한 플러그에 알루미늄 또는 알루미늄 합금을 사용할 수 있으므로 저저항이고 높은 신뢰성을 갖는 반도체 장치를 실현할 수 있다.
또한, 배선 사이를 덮는 절연막내에 배선 사이 용량을 저감하기 위한 에어 갭을 형성한 반도체 장치에 있어서, 상기 절연막을 퇴적할 때, 퇴적하는 부분의 단면의 어스펙트비는 적어도 1.5 이상, 즉, 배선 간격에 대한 절연막의 막 두께의 비율이 1.5 이상이므로 큰 에어 갭을 형성할 수 있고, 그 결과 배선 사이 용량을 확실하게 저감 할 수 있다.
또한, 배선 사이를 덮는 절연막내에 배선 사이 용량을 저감시키기 위한 에어 갭을 형성한 반도체 장치에 있어서, 상기 배선 위에 이 배선에 따라서 절연막이 형성되고, 또한 상기 절연막의 막 두께는 상기 알루미늄막의 막 두께의 30 내지 60%의 막 두께이므로 큰 에어 갭을 형성할 수 있고, 그 결과 배선 사이 용량을 확실하게 저감시킬 수 있다.
<실시예>
이하에 본 발명에 관련되는 반도체 장치 및 그 제조 방법의 구체예를 도면을 참조하면서 상세하게 설명한다.
도 1 내지 도 7은 본 발명의 제 1 구체적 예를 나타내는 도면이고 특히,
적어도 2층 이상의 알루미늄 배선층이 형성되고 접속 플러그로 상층의 배선층과 하층의 배선층을 접속한 반도체 장치에 있어서,
상기 접속 플러그(24)를 알루미늄 또는 알루미늄 합금으로 형성하고 상기 접속 플러그(24)의 측벽에 산화층(9)을 형성한 반도체 장치가 도시되어 있다.
또한 본 발명의 반도체 장치의 제조 방법으로서는,
적어도 2층 이상의 배선층이 형성되고, 접속 플러그로 상층의 배선층과 하층의 배선층을 접속한 반도체 장치에 있어서,
상기 접속 플러그를 형성한 후, 상기 하층의 배선과 상기 접속 플러그의 접합을 셀프 얼라인으로 형성하는 반도체 장치가 도시되고,
또한, 적어도 2층 이상의 다층 배선을 형성하는 반도체 장치에 있어서,
반도체 기판(1)을 덮는 제 1 절연막(2)을 형성하는 제 1 공정과,
상기 제 1 절연막(2) 위에 고융점 금속 또는 그 화합물로 된 제 1 금속층(3)을 퇴적하는 제 2 공정과,
상기 제 1 금속층(3) 위에 알루미늄 또는 알루미늄 합금으로 된 제 2 금속층(4)을 퇴적하는 제 3 공정과,
상기 제 2 금속층(4) 위에 제 3 금속층(5)을 퇴적하는 제 4 공정과,
상기 제 3 금속층(5) 위에 알루미늄 또는 알루미늄 합금으로 된 제 4 금속층(6)을 퇴적하는 제 5 공정과,
상기 제 4 금속층(6) 위에 제 5 금속층(7)을 퇴적하는 제 6 공정과,
상기 제 5 금속층(7) 위에 제 2 절연막(21)을 퇴적하는 제 7 공정과,
상기 제 2 절연막(21) 위에 포트 레지스트 패턴(8)을 형성하고, 이 포트레지스트 패턴(8)을 이용하여 상기 제 2 절연막(21)을 패터닝하는 제 8 공정과,
상기 패터닝된 제 2 절연막(21)을 마스크로서, 접속 플러그 부분 이외의 상기 제 5 금속층(7) 및 제 4 금속층(6)을 에칭하고 제 3 금속층(5)을 노출시켜 접속 플러그(24)를 형성하는 제 9 공정과,
패터닝된 상기 제 4 금속층(6)의 측벽을 산화하는 제 10 공정과,
상기 제 4 금속층(6)을 거의 덮고 원하는 배선 패턴(23)을 형성하기 위한 레지스트 패턴(10)을 형성하는 제 11 공정과,
상기 레지스트 패턴(10)에 기초하여 상기 제 3 금속층(5), 제 2 금속층(4), 제 1 금속층(3)을 에칭하고 배선 패턴(23)을 형성하는 제 12 공정과,
상기 레지스트 패턴(10)을 제거한 후, 제 2 절연막(11)을 전체면에 퇴적하는 제 13 공정과,
상기 제 2 절연막(11)의 표면을 연마하고 상기 제 5 금속층(7)을 노출시키는 제 14 공정을 포함하는 반도체 장치의 제조 방법이 도시되어 있다.
본 발명을 더욱 구체적으로 설명하면, MOS 트랜지스터 등의 소자 영역을 갖는 반도체 기판(1)상에 소자 영역을 덮는 제 1 절연막(2)의 막 두께 0.8 내지 1㎛로 형성한다. 소자와 배선층의 접속을 도모하는 접속구 및 플러그의 형성을 한 후, 질화 티탄 등으로 된 제 1 금속층(3)을 막 두께 50㎚, 알루미늄 또는 알루미늄 합금으로 된 제 2 금속층(4)을 막 두께 500㎚, 질화 티탄 등으로 된 제 3 금속층(5)을 100㎚, 알루미늄 또는 알루미늄 합금으로 된 제 4 금속층(6)을 1000㎚, 질화 티탄 등으로 된 제 5 금속층(7)을 50㎚, 마스크 산화막(21)을 200㎚ 순차로 형성한다(도1). 다음은 포트 레지스트 공정을 행해 플러그가 될 부분에 레지스트 마스크(8)를 남기고 마스크 산화막(21)을 이방성 드라이 에칭에 의해 에칭한다. 이 에칭에는 예를 들면 CHF3을 주성분으로 하는 에첸트를 이용하고, 제 5 금속층(7)에서 에칭을 정지시킨다. 이 마스크 산화막(21)을 마스크로서 제 5 및 제 4 금속층(7, 6)을 이방성 드라이 에칭에 의해 에칭하여 플러그(24)를 형성한다(도 2). 에칭에는 cl2를 주성분으로 한 에첸트를 이용하고, 제 3 금속층(5)에서 에칭을 정지시킨다. 다음으로, 이 플러그(24)의 측면을 양극 산화에 의해 산화하여 산화막을 형성, 알루미나층(9)을 형성한다.(도 3). 이어서, 포트 레지스트 공정에 의해 배선 패턴의 레지스트 마스크(10)를 형성하고(도 4), 제 3, 제 2, 제 1 금속층을 이방성 드라이 에칭에 의해 에칭하여 배선 패턴을 형성한다(도 5). 또한, 이 경우 포트 레지스트(10)는 플러그(24)에 대해 경계면 편차(L)가 생긴다. 에칭의 조건은 플러그의 에칭과 동일하나, 플러그(24)의 측벽에서 형성된 알루미나층(9)에 의해, 배선 패턴의 에칭시에 플러그(24)가 측벽부터 에칭되는 것을 방해한다. 이 후 포트 레지스트(10)를 제거 후, 제 2 절연막(11)을 전체면에 퇴적하고(도 6), 화학적 기계적 연마에 의해 플러그(24)의 상부가 노출될 때까지 제 2 절연막(11)을 연마한다(도 7).
도 29의 좌측에는, 하층 배선상에 철(凸) 모양의 텅스텐 플러그를 형성한 종래의 플러그의 저항값(검은 점으로 도시하였음)과 수율(흰 점으로 표시하였음)을 도시하고, 또한 중앙에는 알루미늄 플러그를 매우는 것으로 형성한 종래의 플러그의 저항값과 수율을 도시하고 또한, 우측에는 본 발명의 플러그의 저항값과 수율을 나타내고 있다.
이 도면에도 알 수 있는 바와 같이, 경계면 편차에 대한 마진을 증가시키지 않고, 배선 패턴과 플러그의 경계면 편차에 의해 발생하는 안 좋은 점을 방지하며, 저저항이고 신뢰성의 높은 배선 구조를 실현하고 있다.
도 8 내지 도 18은 본 발명의 제 2 구체예를 도시하는 도면이고, 도면에는,
적어도 2 층 이상의 다층 배선을 형성하는 반도체 장치에 있어서,
반도체 기판(31) 위를 덮는 제 1 절연막(32)을 형성하는 제 1 공정과,
상기 제 1 절연막(32) 위에 제 1 금속층(33)을 퇴적하는 제 2 공정과,
상기 제 1 금속층(33) 위에 제 2 절연막(34)을 퇴적하는 제 3 공정과,
상기 제 2 절연막(34) 위에 제 3 금속층(35)을 퇴적하는 제 4 공정과,
하부 배선층과 상부 배선층을 접속하기 위한 접속 구멍(36)을 제 2 절연막(34)과 제 3 절연막(35)에 형성한 후, 이 접속 구멍(36)에 금속(37)을 매설하는 제 5 공정과,
상기 제 3 절연막(35) 위를 포함하는 상기 접속 구멍(36)의 금속(37)상에 포트 레지스트 패턴(38)을 형성하고, 이 포트 레지스트 패턴(38)을 이용하여 제 3 절연막(35) 및 상기 제 2 절연막(34)을 선택적으로 에칭하는 제 6 공정과,
상기 접속 구멍(36)내의 금속(37) 및 에칭된 제 3 절연막(35), 제 2 절연막(34)을 마스크로서 제 1 금속층(33)을 패터닝하는 제 7 공정과,
전체면에 제 4 절연막(39)을 퇴적함과 함께, 상기 제 4 절연막(39)내에 공동부(40)를 형성하는 제 8 공정과,
상기 제 4 절연막(39)의 표면을 연마하고 상기 제 3 절연막(35)을 노출시키는 제 9 공정을 포함하는 반도체 장치의 제조 방법이 도시되어 있다.
제 2 구체예의 상세를 구체적으로 설명하면,
도 8에 도시하는 바와 같이 기판(31)에 절연막(32)을 통해서 하부 배선이 되는 금속막층(33)을 형성하고, 또한 이 금속막층(33) 위에 실리콘 산화막(34)(절연막)을, 더욱이 이 실리콘 산화막(34) 위에 실리콘 질화막(35)을 형성한다(도 9).
다음으로 포트 리소그라피(photo lithography)법 및 드라이 에칭법을 이용하여, 하부 배선과 상부 배선을 전기적으로 접속하는 접속 구멍(36)을 형성하고(도 10), 텅스텐 등의 금속을 매설하여 금속 기둥(37)을 형성한다(도 11).
이에 의해, 하부 배선(33)과 상부 배선(41)은 금속 기둥(37)에 의해 전기적으로 접속된다.
다음으로 포트 리소그라피법 및 드라이 에칭법을 이용하여 하부 배선용의 레지스트 패턴(38)을 형성하고(도 12), 실리콘 산화막(34) 및 실리콘 질화막(35)을 선택적으로 제거한다(도 13). 이 때, 포트 리소그라피법의 한계가 있으므로, 레지스트 패턴(38)이 금속 기둥(37)에서 벗어나(L은 경계면 편차량), 금속 기둥(37)이 에칭 환경에 크게 노출되어도, 텅스텐 등의 금속은 실리콘 산화막(34) 및 실리콘 질화막(35)을 에칭하는 훌로로 커본계의 가스에서는 에칭되지 않는다.
다음으로, 에칭된 실리콘 산화막(34) 및 실리콘 질화막(35) 더욱이 금속 기둥(37)을 마스크로서, 금속층(33)을 드라이 에칭법을 이용하여 배선 패턴을 형성한다(도 14). 이 때, 금속층(33)을 에칭하는 염소계 가스로는 실리콘 산화막(34), 실리콘 질화막(35), 텅스텐 등의 금속(37)을 에칭하지 않는다.
또한, 하부 배선 형성후, 기판에 고주파 전계를 인가하는 플라즈마를 이용한 화학 기상 성장(이하 CVD라고 함)법의 하나인 바이어스 ECR-CVD법을 이용하여 실리콘 산화막(39)을 형성한다.
도 13은 바이어스 ECR-CVD장치의 개략적인 구성을 나타내는 단면도이다. 동일 도면에 도시되는 바와 같이, 플라즈마실(61)의 상부에는 마이크로파 도입구(62)가 설치되어 있고, 여기에서 마이크로파가 송출된다. 플라즈마실(61)에는 가스 도입구(59a, 59b) 및 배기구(63)가 설치되어 있고, 이에 의해 반응 가스 등이 공급되고, 또한 불필요한 가스가 배출된다. 플라즈마실(61)에는 서셉터(60)가 설치되어 있고 그 위에는 피 가공물인 기판(51)이 탑재된다.
서셉터(60)에는 RF 바이어스용 고주파 전원(64)이 접속되어 있다. 또한, 메인 코일(65)에는 보조 코일(66)이 구비되어 있고, 이에 의해 자계가 형성된다. 여기서 가스 공급구(59a)에서 산소(O2) 가스를 공급하면서, 마이크로파를 부가하는 것으로서 플라즈마를 발생시킨다. 이 상태에서 가스 공급구(59b)로부터 아르곤과 함께 실란 가스일 공급하여, 실리콘 산화막(39)의 성막을 하여, 동시에 서셉터(60)에 고주파 전계를 인가하는 것으로서, 아르곤 가스의 플라즈마에 의한 에칭을 동시에 한다. 이 때, 구체적인 성막 조건은, 실란 유량은 50sccm, 산소 유량은 75sccm, 아르곤 유량은 70sccm, 마이크로파 출력은 2000W, RF 바이어스 출력은 1400W, 성장 온도는 약 350℃이다.
이 조건에서 형성된 실리콘 산화막(39)은 배선 간격의 어스팩트비(배선 간격에 대한 절연막의 막 두께의 비율)가 1.5 이상이고, 큰 공동부(40)를 형성할 수 있다.
다음으로 실리콘 산화막(39)을 화학적 기계 연마법(이하, CMF법으로 생략)에 의해 평탄화 한다. 이때, 실리콘 질화막(35)은 CMP의 스탑퍼(stopper)로서 작용하고, 균일하게 평탄화된 뒷면에 형성할 수 있다. 또한, 평탄화후, 상기 배선(41)을 형성하고 이들 공정을 반복하는 것으로, 2층 이상의 다층 배선 구조를 형성할 수 있다.
이상과 같이, 하부 배선보다 접속면의 금속 기둥을 먼저 형성하고, 자기 정합적으로 하부 배선을 형성하는 것으로 하부 배선과 금속 기둥의 경계면 편차를 방지하고, 또한 배선 사이에 에어 갭(40)을 형성하는 것으로, 배선 사이의 용량을 저감시킬 수 있다.
또한, 접속용의 금속 기둥이 항상 하부 배선상에 있으므로, 에어 갭과의 접촉이 일어나지 않고, 신뢰성이 높은 다층 배선 구조가 실현된다.
이상, 본 발명의 실시예는 금속 배선이 2층의 경우에 대해서 기술하였으나 2층 이상의 경우여도 무관하다. 또한 배선 간격을 형성하는 것으로서 공동을 예로 하였으나 유기막이나 포라스(phorous)한 실리콘 산화막, 불소 첨가 실리콘 산화막 등이어도 무관하다.
도 19, 도 20은 본 발명의 제 3 구체예를 도시하는 도면이고, 도면에는,
배선 사이 용량을 저감하기 위해 배선 사이를 덮는 절연막내에 에어 갭을 형성한 반도체 장치에 있어서,
반도체 기판(71) 위에 층간 절연막(72)을 형성하는 제 1 공정,
상기 층간 절연막(72) 위에 알루미늄막(73)을 형성하는 제 2 공정과,
상기 알루미늄막(73) 위에 실리콘 산화막(74)을 형성하는 제 3 공정과,
상기 실리콘 산화막(74) 위에 포트 레지스트막(75)을 형성하고 상기 실리콘 산화막(74)을 패터닝하는 제 4 공정과,
상기 실리콘 산화막(74)을 마스크로서 상기 알루미늄막(73)을 패터닝하는 제 5 공정과,
전체면에 절연막(76)을 퇴적함과 함께, 상기 절연막(76)내에 에어 갭(77)을 형성하는 제 8 공정을 포함하는 반도체 장치의 제조 방법이 도시되어 있다.
다음으로, 본 발명의 제 3 구체예에 대해 도 19, 도 20을 참조하여 설명한다.
도면을 참조하면, P형 실리콘 기판(71)상에 MOS 트랜지스터를 형성한다. 그 다음에 층간 절연막으로서 CVD법에 의해 인, 붕소를 포함하는 실리콘 산화막(72)(BPSG 막)을 형성한다. 컨택트 홀을 개구한 후, 제 1 층간 배선을 형성하기 위해 스펏터법에 의해 구리를 0.5％ 포함하는 알루미늄막(73)을 600㎚ 성막한다. 알루미늄 배선의 패터닝을 하기 위한 하드마스크로서 플라즈마 CVD에 의해 실리콘 산화막(74)을 전체면에 형성한다. 다음으로 포트 리소그라피에 의한 포트 레지스트(75)로 배선 패턴을 형성하고, CF4, CHF3등의 가스를 이용하여 반응성 이온 에칭(RIE) 등의 드라이 에칭에 의한 실리콘 산화막(74)을 에칭하여 하드마스크(91)를 형성한다(도 19c). 산소 플라즈마 앗싱에 의해 포트 레지스트(75)를 제거한 후, BCl3등의 가스와 하드마스크(91)를 이용하여 반응성 이온 에칭(RIE)과 같은 드라이 에칭에 의한 알루미늄막(73)을 패터닝하여 제 1 층 배선(81)을 형성한다(도 20a). 다음은 도 20b에 나타내는 바와 같이 배선층 사이 막으로서 플라즈마 CVD법 등에 의해 산화막(76)을 성막한다. 이 때, 커버리지가 좋지 않은 조건으로 성막하는 것으로서 배선 간격이 좁은 부분에서는 인접 배선 사이의 홈이 산화막으로 충만되기 전에 배선상의 하드마스크 상부의 산화막끼리 접속하여, 비유전율이 1의 에어 갭(77)이 형성되고, 인접 배선 사이의 용량을 저감할 수 있다. 하드마스크를 이용하지 않는 종래 방법에서는 에어 갭의 형상이 배선 금속 막 두께나 배선 간격에 의존하고 있고 배선 금속 상부에서는 빈틈의 체적을 충분하게 크게 할 수 없었다. 본 발명의 경우, 하드마스크(91)의 막 두께를 배선 금속(81)의 막 두께의 30 내지 60%로 하는 것으로서 배선의 측벽에는 전부 에어 갭이 형성되고 용량 저감 효과를 크게 할 수 있다. 또한 30% 이하에서는 에어 갭이 충분하게 형성되지 않고 또한 60%를 넘으면 배선이 가늘어지는 등의 안 좋은 점이 발생한다.
다음은 화학 기계적 연마(CMP)에 의한 층간 산화막(76)의 평탄화를 한 후, RIE 등의 드라이 에칭에 의한 산화막(76)에 비어 홀을 개구하고, 비어 홀에 텅스텐 등으로서 플러그를 형성한다. 그 후에 스펏터법 등의 의해 알루미늄을 성막하고, 제 1 층간 배선과 동일하게 포트 리소그라피, 드라이 에칭에 의해 제 2 층 알루미늄 배선을 형성한다.
다음으로, 본 발명의 제 3 구체예에 대해 도면을 참조하여 구체적으로 설명한다.
P형 실리콘 기판(71)상에 MOS 트랜지스터를 형성한다. 그 다음에 층간 절연막으로서 CVD 법에 의해 인, 붕소를 포함하는 실리콘 산화막(72)(BPSG 막)을 형성한다. 컨텍트 홀을 개구한 후, 제 1 층 배선을 형성하기 위해 스펏터법에 의해 알루미늄막(73)을 600㎚ 성막한다. 알루미늄 배선의 패터닝을 하기 위해 하드마스크로서 플라즈마 CVD에 의해 실리콘 산화막(74)을 전체면에 형성한다. 또한 포트 리소그라피에 의해 포트 레지스트(75)로 배선의 패턴을 형성하고, 반응성 이온 에칭 등의 드라이 에칭에 의해 실리콘 산화막(74)을 에칭하여 하드마스크(91)를 형성한다. 산소 플라즈마 에칭에 의해 포트 레지스트(75)를 제거한 후, BCl3등의 가스를 이용하여 반응성 이온 에칭과 같은 드라이 에칭에 의해 알루미늄 막(73)을 패터닝하여 제 1 층 배선(81)을 형성한다. 다음으로 도 20b에 도시하는 바와 같이 플라즈마 CVD법 등에 의해 층간 절연막(76)을 성막한다. 절연막(76)으로서 실리콘 산화막에 비해 저유전율 막인 불소 함유 산화막(SiOF) 또는 불소 첨가 비결질화 탄소를 이용한다. 이때, 커버리지가 좋지 않은 조건으로 성막하는 것으로서 배선 간격이 좁은 부분에서는 인접 배선 사이의 홈이 산화막으로 충만되기 전에 인접 배선 사이 위의 하드마스크 상부의 산화막끼리가 접촉하고, 에어 갭(77)이 형성된다. 다음으로, 화학 기계적 연마(CMP)에 의해 층간 산화막(76)의 평탄화를 한 후, RIE 등의 드라이 에칭에 의해 산화막에 비어 홀을 개구하고, 비어 홀내에 텅스텐 등에 의해 플러그를 형성한다. 이 후 스펏터법에 의해 알루미늄을 성막하고, 제 1 층 배선과 동일하게 포트 리소그라피, 드라이 에칭에 의해 제 2 층 알루미늄 배선을 형성한다.
본 발명의 반도체 장치와 그 제조 방법은 적어도 2 층 이상의 알루미늄 배선막이 형성되고, 접속 플러그로 상층의 배선층과 하충의 배선층을 접속한 반도체 장치에 있어서, 상기 접속 플러그를 알루미늄 또는 알루미늄 합금으로 형성하고, 상기 접속 플러그의 측벽에 산화층을 형성한 것이므로 경계면 편차에 대한 마진을 증가시키지 않고 고집적도의 다층배선이 가능하고,
또한, 배선 패턴과 플러그의 경계면 편차 불량을 방지할 수 있고, 또한, 플러그에 알루미늄 또는 알루미늄 합금을 사용할 수 있으므로, 저저항으로 높은 신뢰성을 갖는 반도체 장치를 실현할 수 있다.
또한, 배선간 용량을 저감하기 위해 알루미늄막으로 된 배선 사이를 덮는 절연막내에 에어 갭을 형성한 반도체 장치에 있어서,
상기 절연막을 퇴적할 때, 퇴적하는 부분의 단면의 어스팩트비는 적어도 1.5 이상, 즉, 배선 간격에 대한 절연막의 막 두께의 비율이 1.5 이상이므로 큰 에어 갭을 형성할 수 있고, 그 결과, 배선간 용량을 확실하게 저감시킬 수 있다.
또한 배선간 용량을 저감하기 위해 알루미늄막으로 된 배선 사이를 덮는 절연막내에 에어 갭을 형성한 반도체 장치에 있어서,
상기 배선상에 이 배선에 따라서 절연막이 형성되고, 또한 상기 절연막의 막 두께는 상기 알루미늄막의 막 두께의 30 내지 60%의 막 두께이므로 큰 에어 갭을 형성할 수 있고, 그 결과, 배선간 용량을 확실하게 저감시킬 수 있다.
Claims (9)
- 적어도 2층 이상의 알루미늄 배선층이 형성되고, 접속 플러그로 상층의 배선층과 하층의 배선층을 접속한 반도체 장치에 있어서,상기 접속 플러그를 알루미늄 또는 알루미늄 합금으로 형성하고, 상기 접속 플러그의 측벽에 산화층을 형성한 것을 특징으로 하는 반도체 장치.
- 배선 사이를 덮는 절연막내에 배선 사이 용량을 저감하기 위한 에어 갭을 형성한 반도체 장치에 있어서,상기 절연막을 퇴적할 때, 퇴적하는 부분의 단면 어스펙트비는 적어도 1.5 이상인 것을 특징으로 하는 반도체 장치.
- 배선 사이를 덮는 절연막내에 배선 사이 용량을 저감시키기 위한 에어 갭을 형성한 반도체 장치에 있어서,상기 배선상에서 이 배선에 따라서 절연막이 형성되고 또한, 상기 절연막의 막 두께는 상기 알루미늄막의 막 두께의 30 내지 60%의 막 두께인 것을 특징으로 하는 반도체 장치.
- 적어도 2층 이상의 배선층이 형성되고, 접속 플러그로 상층의 배선층과 하층의 배선막을 접속한 반도체 장치에 있어서,상기 접속 플러그를 형성한 후, 상기 하층의 배선과 상기 접속 플러그의 접합을 셀프 알라인으로 형성한 것을 특징으로 하는 반도체 장치의 제조 방법.
- 적어도 2층 이상의 다층 배선을 형성하는 반도체 장치에 있어서,반도체 기판 위를 덮는 제 1 절연막을 형성하는 제 1 공정과,상기 제 1 절연막 위에 고융점 금속 또는 그 화합물로서 된 제 1 금속층을 퇴적하는 제 2 공정과,상기 제 1 금속층 위에 알루미늄 또는 알루미늄 합금으로 된 제 2 금속층을 퇴적하는 제 3 공정과,상기 제 2 금속층 위에 제 3 금속층을 퇴적하는 제 4 공정과,상기 제 3 금속층 위에 알루미늄 또는 알루미늄 합금으로 된 제 4 금속층을 퇴적하는 제 5 공정과,상기 제 4 금속층 위에 제 5 금속층을 퇴적하는 제 6 공정과,상기 제 5 금속층 위에 제 2 절연막을 퇴적하는 제 7 공정과,상기 제 2 절연막 위에 포트 레지스트 패턴을 형성하고 이 포트 레지스트 패턴을 이용하여 상기 제 2 절연막을 패터닝하는 제 8 공정과,상기 패터닝된 제 2 절연막을 마스크로서 접속 플러그 부분 이외의 상기 제 5 금속층 및 제 4 금속층을 에칭하고, 제 3 금속층을 노출시켜 접속 플러그를 형성하는 제 9 공정과,패터닝된 상기 제 4 금속층의 측벽을 산화하는 제 10 공정과,상기 제 4 금속층을 거의 덮고 원하는 배선 패턴을 형성하기 위한 레지스트 패턴을 형성하는 제 11 공정과,상기 레지스트 패턴에 기초하여 상기 제 3 금속층, 제 2 금속층, 제 1 금속층을 에칭하여 배선 패턴을 형성하는 제 12 공정과,상기 레지스트 패턴을 제거한 후, 제 2 절연막을 전체면에 퇴적하는 제 13 공정과,상기 제 2 절연막의 표면을 연마하여 상기 제 5 금속층을 노출시키는 제 14 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 적어도 2층 이상의 다층 배선을 형성하는 반도체 장치에 있어서,반도체 기판 위를 덮는 제 1 절연막을 형성하는 제 1 공정과,상기 제 1 절연막 위에 제 1 금속층을 퇴적하는 제 2 공정과,상기 제 1 금속층 위에 제 2 절연막을 퇴적하는 제 3 공정과,상기 제 2 절연막 위에 제 3 절연막을 퇴적하는 제 4 공정과,하부 배선층과 상부 배선층을 접속하기 위한 접속 구멍을 제 2 절연막과 제 3 절연막에 형성한 후, 이 접속 구멍에 금속을 매설하는 제 5 공정과,상기 제 3 절연막 위를 포함하는 상기 접속 구멍의 금속상에 포트 레지스트 패턴을 형성하고, 이 포트 레지스트 패턴을 이용하여 제 3 절연막 및 상기 제 2 절연막을 선택적으로 에칭하는 제 6 공정과,상기 접속 구멍내의 금속 및 에칭된 제 3 절연막, 제 2 절연막을 마스크로 하여 제 1 금속층을 패터닝하는 제 7 공정과,전체면에 제 4 절연막을 퇴적함과 함께, 상기 제 4 절연막내에 공동(空洞)부를 형성하는 제 8 공정과,상기 제 4 절연막의 표면을 연마하여 상기 제 3 절연막을 노출시키는 제 9 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 6 항에 있어서, 상기 제 4 절연막을 퇴적할 때, 퇴적하는 부분의 어스펙트비는 적어도 1.5 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 배선 사이 용량을 저감시키기 위해 배선 사이를 덮는 절연막내에 에어 갭을 형성한 반도체 장치에 있어서,반도체 기판 위에 층간 절연막을 형성하는 제 1 공정과,상기 층간 절연막 위에 알루미늄막을 형성하는 제 2 공정과,상기 알루미늄막 위에 실리콘 산화막을 형성하는 제 3 공정과,상기 실리콘 산화막 위에 포트 레지스트막을 형성하고 상기 실리콘 산화막을 패터닝하는 제 4 공정과,상기 실리콘 산화막을 마스크로서 상기 알루미늄막을 패터닝하는 제 5 공정과,전체면에 절연막을 퇴적함과 함께, 상기 절연막내에 에어 갭을 형성하는 제 6 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서, 배선 사이 용량을 저감하기 위해 배선 사이를 덮는 절연막내에 에어 갭을 형성한 반도체 장치에 있어서,상기 절연막의 막 두께는 상기 알루미늄막의 막 두께의 30 내지 60%의 막 두께인 것을 특징으로 하는 반도체 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP97-319476 | 1997-11-20 | ||
| JP09319476A JP3132446B2 (ja) | 1997-11-20 | 1997-11-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990045447A true KR19990045447A (ko) | 1999-06-25 |
Family
ID=18110633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980049877A KR19990045447A (ko) | 1997-11-20 | 1998-11-20 | 반도체 장치 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3132446B2 (ko) |
| KR (1) | KR19990045447A (ko) |
| CN (1) | CN1218286A (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102082115B (zh) * | 2009-12-01 | 2014-03-19 | 无锡华润上华半导体有限公司 | 铝互连线结构和形成铝互连线结构的方法 |
| CN102136451A (zh) * | 2010-01-27 | 2011-07-27 | 中芯国际集成电路制造(上海)有限公司 | 形成金属互连的方法 |
| US9852987B2 (en) | 2015-02-23 | 2017-12-26 | Toshiba Memory Corporation | Semiconductor device and method of manufacturing the same |
| CN111679525B (zh) * | 2020-06-22 | 2021-06-01 | 武汉华星光电技术有限公司 | 显示面板及其制作方法 |
-
1997
- 1997-11-20 JP JP09319476A patent/JP3132446B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-20 KR KR1019980049877A patent/KR19990045447A/ko not_active Application Discontinuation
- 1998-11-20 CN CN98122681A patent/CN1218286A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JP3132446B2 (ja) | 2001-02-05 |
| JPH11154702A (ja) | 1999-06-08 |
| CN1218286A (zh) | 1999-06-02 |
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|---|---|---|---|
| A201 | Request for examination | ||
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