KR20020003013A - 반도체 소자의 도전성 콘택을 형성하는 방법 - Google Patents
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Abstract
반도체 소자의 도전성 콘택(contact) 제조 방법을 개시한다. 본 발명의 일 관점은 반도체 기판 상에 더미 오프닝(dummy opening)을 가지는 더미(dummy) 절연층 패턴을 형성하고, 더미 절연층에 비해 낮은 식각율을 가지고 더미 오프닝을 채우는 층간 절연층 패턴을 형성한다. 층간 절연층 패턴을 식각 마스크로 노출되는 더미 절연층 패턴을 선택적으로 제거하여 더미 절연층 패턴이 위치하던 부위의 반도체 기판 상을 노출하는 콘택 오프닝(contact opening)을 형성한다. 콘택 오프닝을 채워 반도체 기판에 전기적으로 연결되는 도전성 콘택들을 형성한다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히, 식각율 차이를 이용하여 오프닝(opening)을 가지는 층간 절연층을 형성하고 상기한 오프닝을 메워 도전성 콘택을 제조하는 방법에 관한 것이다.
반도체 소자의 집적도가 급격히 높아지며 사진 식각 공정의 오정렬 마진(misalign margin)이 매우 협소해지고 있다. 이에 따라, 반도체 소자를 제조할 때 오정렬 마진을 확보하기가 어려워, 게이트 라인(gate line)과 게이트 라인에 이웃하는 콘택 패드(contact pad) 간, 또는 비트 라인(bit line)과 비트 라인에 이웃하는 BC(buried Contact) 간, 또는 게이트 라인과 BC 또는 DC(Direct Contact) 간에 전기적인 단락이 발생할 수 있다. 이를 극복하기 위해서 SAC(Self Aligned Contact) 식각 공정이 시도되고 있다. 그러나, 이러한 SAC 식각 공정은 오픈되지 않음(not open)과 선택비라는 관점에서 한계를 들어내고 있다.
상세하게 설명하면, 층간 절연층으로 이용되는 실리콘 산화물의 결합 에너지(bonding energy)가 커, 스페이서(spacer)로 이용되는 실리콘 질화물에 대해서 층간 절연층이 매우 높은 식각 선택비를 나타내기가 어렵다. 이에 따라, 스페이서의 두께를 증가시켜야하며, 이러한 스페이서의 두께 증가는 게이트 라인들간의 간격이 좁아져 종횡비가 증가되는 문제를 야기할 수 있다.
이러한, 콘택홀을 형성할 때의 종횡비의 증가는 콘택홀의 바닥 임계 선폭(bottom critical dimension)을 확보하는 데 어려움을 가중시킨다. 이에 따라, 콘택홀이 오픈되지 않는 불량이 발생한다. 또한, 콘택홀의 종횡비 증가는 콘택홀을 채우는 층간 절연층에 보이드(void) 또는 심(seam)과 같은 채움 불량(filling failure)을 야기할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 전기적인 단락이 발생하는 것을 방지하고, 콘택홀이 오픈되지 않는 것을 방지하며, 콘택홀을 형성할 때 스페이서와의 높은 선택비를 구현할 수 있어 스페이서의 두께 감소 및 저유전율을 가지는 물질로 스페이서를 형성하는 것을 가능하게 하는 반도체 소자의 도전성 콘택 제조 방법을 제공하는 데 있다.
도 1a 및 도 1b 내지 도 6a 및 도 6b는 본 발명의 실시예에 의한 반도체 소자의 도전성 콘택을 형성하는 방법을 설명하기 위해서 개략적으로 도시한 평면도들 및 이에 따른 단면도들이다.
<도면의 주요 부호에 대한 간략한 설명>
100; 반도체 기판, 110; 반도체 기판의 셀 영역,
120; 활성 영역, 200; 소자 분리 영역,
300; 게이트 라인, 370; 하드 마스크,
390; 스페이서, 400; 더미(dummy) 절연층,
450; 더미 오프닝(dummy opening), 700; 층간 절연층 패턴,
750; 콘택 오프닝(contact opening),
800; 도전성 콘택체.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 높은 식각율을 가지는 절연 물질로 이루어진 더미 절연층과, 이러한 더미 절연층에 비해 낮은 식각율을 가지는 층간 절연층 패턴을 도입하여, 더미(dummy) 절연층과 층간 절연층 패턴 간의 높은 식각 선택비를 이용하여 더미 절연층을 선택적으로 제거함으로써 콘택이 형성될 부분을 노출하는 콘택 오프닝(contact opening)을 형성한다.
이때, 더미 절연층은 유전물로 형성될 수 있으며, 층간 절연층 패턴은 액상 증착 등(liquid phase deposition)으로 형성되는 실리콘 산화물 등으로 이루어질 수 있다.
한편, 상기한 콘택 오프닝을 형성하기 위해서, 상기 더미 절연층을 선택적으로 식각하여 콘택이 형성되지 않을 부분을 노출하는 더미 오프닝(dummy opening)을 먼저 형성하고, 상기 층간 절연층 패턴은 이러한 더미 오프닝을 채우도록 형성된다. 상기 콘택 오프닝을 도전 물질로 채우고, 전면 식각 또는 연마를 이용하여 콘택체별로 분리한다.
본 발명에 따르면, 유기물로 이루어지는 더미 절연층 패턴을 도입함으로써, 콘택 오프닝을 형성할 때 불량이 발생하는 것을 최대한 억제할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
도 1a 및 1b 내지 도 6a 및 6b는 본 발명의 실시예에 의한 반도체 소자의 도전성 콘택 제조 방법을 설명하기 위해서 개략적으로 도시한 평면도들 및 단면도들이다.
도 1a는 반도체 기판(100) 상에 게이트 라인(300)을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 평면도이고, 도 1b는 도 1a의 X1-X1'-Y1-Y1'-Z1-Z1' 절단선을 따라 도시한 단면도이다.
구체적으로, 반도체 기판(100) 상에 통상의 트랜지스터 제조 공정을 이용하여 게이트 라인(300)을 라인형(line type)으로 형성한다. 예를 들어, 반도체 기판(100)에 STI(Shallow Trench Isolation) 공정을 이용하여 소자 분리 영역(200)을 형성한 후, 소자 분리 영역(200)에 의해서 설정되는 활성 영역(active region;120) 상을 가로지르는 라인형의 도전 패턴으로 게이트(330, 350)를 형성한다.
게이트(330, 350)는 하부에 게이트 산화층(310)을 개재하여 형성된다. 게이트(330, 350)는 다양한 도전 물질로 형성될 수 있으나, 게이트 산화층(310) 상에 다결정질 실리콘층(330) 및 실리사이드층(silicide layer;350)을 순차적으로 형성한 후 패터닝함으로써 이루어질 수 있다. 이때, 실리사이드층(350)은 텅스텐 실리사이드(WSi)와 같은 금속 실리사이드로 이루어질 수 있다. 그러나, 게이트(330, 350)는 텅스텐과 같은 금속 물질로도 이루어질 수 있다.
상기한 게이트 패터닝이 수행되기 이전에 상기 실리사이드층(350) 상에 절연 물질, 예컨대, 실리콘 질화물 또는 실리콘 산화물을 증착하여 하드 마스크(hard mask;370)를 더 형성할 수 있다. 하드 마스크(370)는 실리콘 산질화물(SiON) 또는 실리콘 탄화물(SiC) 등으로 형성될 수 있다.
이는 후속의 콘택을 형성하는 공정에서 하드 마스크(370)의 높은 식각 선택비를 구현하기 위해서이다. 이에 따라, 상기 공정에 의해서 하드 마스크(370)가 손상되어, 실질적으로, 게이트(330, 350)가 노출되는 것을 방지될 수 있다. 이러한 하드 마스크(370)는 상기한 게이트(330, 350)를 패터닝할 때 함께 패터닝되어, 게이트(330, 350)의 상측을 차폐하여 보호한다.
게이트(330, 350)가 형성된 후, 게이트(330, 350)의 측벽을 덮는 스페이서(spacer;390)를 통상의 스페이서 공정을 이용하여 형성한다. 이때, 스페이서(390)는 실리콘 질화물 또는 실리콘 산화물 등과 같은 절연 물질로 형성될 수 있다. 또는 실리콘 산질화물 또는 실리콘 탄화물 등으로 상기한 스페이서(390)를 형성할 수 있다. 실질적으로 스페이서(390)는 후속 식각 공정에서 높은 선택비를 구현할 수 있도록 실리콘 질화물로 형성되는 것이 바람직하다.
상술한 바와 같이 스페이서(390) 및 하드 마스크(370)는 실질적으로 게이트(330, 350)를 보호하는 차폐 절연층(370, 390)을 이룬다. 이러한 차폐 절연층(370, 390) 상에 후속의 식각 또는 연마 공정에서 종료점으로 이용되는 스토퍼층(stopper layer)을 필요에 따라 더 형성할 수 있으나, 본 발명의 실시예에서는 생략될 수 있다.
한편, 앞서 기재한 바와 같은 반도체 소자의 집적화에 따른 SAC 공정의 문제점은 주로 셀 영역(110)에서 발생하므로, 이하 설명되는 본 발명의 실시예는 이러한 셀 영역(110)을 대상으로 기술된다. 그리고, 본 발명의 실시예는 게이트 라인(300)을 도전 라인의 예로 들어 설명하나, 일반적인 배선으로 이용되는 도전 라인에도 본 발명은 적용될 수 있다.
이와 같이 배선으로 이용될 경우, 상기한 도전 라인은, 다결정 실리콘, 티타늄(Ti), 질화 티타늄(TiN), 알루미늄(Al), 구리(Cu), 텅스텐(W), 텅스텐 실리사이드, 백금 또는 전도성이 큰 금속 및 이들 금속의 도전성 산화물 또는 실리사이드 등으로 이루어지는 도전 패턴을 구비하고, 이러한 도전 패턴의 측벽에서는 스페이서가 구비되고 상측에는 하드 마스크가 구비될 수 있다.
도 2a는 더미 절연층(400)을 형성하고, 더미 절연층(400) 상에 포토레지스트 패턴(550)을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 평면도이고, 도 2b는 도 2a의 X2-X2'-Y2-Y2'-Z2-Z2' 절단선을 따라 도시한 단면도이다.
구체적으로, 반도체 기판(100) 상에 게이트 라인(300)들 간의 갭(gap)을 메우는 더미 절연층(400)을 형성한다. 더미 절연층(400)은 게이트라인(300)들 간의 갭을 충분히 채울 정도의 유동성을 가지는 절연 물질로 형성된다. 또한, 하드 마스크(370) 또는 스페이서(390)에 비해 높은 건식 또는/및 습식 식각율을 가져, 이러한 막질에 대해서 높은 식각 선택비를 가질 수 있는 절연 물질로 더미 절연층(400)을 형성하는 것이 바람직하다.
이는 본 발명에서 필수적으로 수반되는 후속의 더미 절연층(400)을 패터닝하거나 제거하는 공정에 의해서, 스페이서(390) 또는 하드 마스크(370)가 심하게 손상되어 게이트(330, 350)에 침해가 발생되는 것을 확실하게 방지하기 위해서이다. 더하여, 상기한 더미 절연층(400)은 이후에 형성될 실질적인 층간 절연층을 이루는 절연 물질에 비해 매우 높은 습식 또는 건식 식각율을 가지는 절연 물질로 이루어지는 것이 바람직하다.
본 발명의 실시예에서는 상기한 더미 절연층(400)을 폴리머(polymer)와 같은 유기물로 형성한다. 예를 들어, 반도체 공정의 사진 식각 공정에 이용되는 레지스트(resist) 물질로 상기한 더미 절연층(400)을 형성할 수 있다. 또한, 반도체 공정에서 유기 반사 방지층을 이루는 데 사용되는 물질, 즉, 유기 반사 방지층 물질로상기한 더미 절연층(400)을 형성할 수 있다. 또는, 유기 절연체 등과 같이 높은 건식 식각율을 나타낼 수 있는 절연 물질로 상기한 더미 절연층(400)을 형성할 수 있다. 유기 절연체는 플레어(FLARE;AlliedSignal Advanced Microelectronic Materials 사 제조) 등과 같은 물질을 예로 들 수 있다.
상기한 바와 같이 형성된 더미 절연층(400) 상에 포토레지스트층을 형성하고 노광 및 현상하여, 셀 영역(110)에서 콘택이 위치할 부분 이외의 다른 부분을 노출하는 부분(600)으로 설정하는 포토레지스트 패턴(550)을 형성한다.
더미 절연층(400)이 레지스트 물질이나 유기 반사 방지층 물질로 이루어질 경우, 후속의 더미 절연층(400)을 패터닝하는 공정에서 패터닝에 사용되는 포토레지스트 패턴(550)과 더미 절연층(400)을 이루는 레지스트 물질이나 유기 반사 방지층 물질 간에 충분한 식각 선택비를 구현하기가 어려울 수 있다. 따라서, 이러한 경우 더미 절연층(400) 상에 식각 마스크층(510)을 도입할 수 있다. 이러한 식각 마스크층(510)은 상기한 레지스트 물질 또는 유기 반사 방지층 물질과 식각 선택비를 가지는 물질, 예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 또는 실리콘 산질화물로 형성되는 것이 바람직하다.
그러나, 더미 절연층(400)이 상기한 플레어와 같은 유기 절연체로 이루어질 경우, 건식 식각에 사용되는 식각 가스를 바람직하게 선택함으로써 유기 절연체와 포토레지스트 패턴(550)과의 식각 선택비를 구현할 수 있다. 따라서, 상기한 바와 같은 식각 마스크층(510)은, 더미 절연층(400)이 유기 절연체로 이루어질 경우 생략될 수 있다.
한편, 더미 절연층(400)의 콘택이 형성되지 않을 위치를 노출하는 부분(600)은, 활성 영역(120)과 활성 영역(120) 간의 소자 영역(200) 상에 해당될 수 있다. 활성 영역(120)은 (-)형태 또는 (T) 형태가 배열된 상태로 이루어질 수 있으므로, 이러한 활성 영역(120)들 간을 노출하는 긴 타원형 또는 (-)형태로 포토레지스트 패턴(550)에 의한 노출될 부분(600)이 설정될 수 있다. 따라서, 포토레지스트 패턴(550)은 콘택이 형성될 부분은 실질적으로 덮어 차폐한다.
도 3a는 더미 절연층(400)을 패터닝하여 더미 오프닝(450)을 가지는 더미 절연층 패턴(401)을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 평면도이고, 도 3b는 도 3a의 X3-X3'-Y3-Y3'-Z3-Z3' 절단선을 따라 도시한 단면도이다.
구체적으로, 상기한 포토레지스트 패턴(550)을 식각 마스크로 이용하여 더미 절연층(400)을 선택적으로 식각하여, 게이트 라인(300) 간을 노출하는 더미 오프닝(450)을 가지는 더미 절연층 패턴(401)을 형성한다. 이때, 상기한 더미 오프닝(450)을 형성하는 식각 공정은 선택적 건식 식각 공정으로 수행될 수 있으며, 이와 같이 형성된 더미 오프닝(450)은 콘택이 형성되지 않을 부분의 게이트 라인(300) 간의 반도체 기판(100)을 실질적으로 노출시킨다.
예를 들어, 더미 절연층(400)이 레지스트 물질 또는 유기 반사 방지층 물질로 형성될 경우, 산소 소오스(oxygen source)를 이용하는 건식 식각으로 상기한 식각 공정을 수행할 수 있다. 상기 더미 절연층(400)을 이루는 레지스트 물질 또는 유기 반사 방지층 물질은 폴리머 등과 같은 유기물로 이루어져 있으므로, 상기한 건식 식각에 의해서 제거될 수 있다.
이때, 상기한 포토레지스트 패턴(550) 또한 함께 제거될 수 있으나, 식각 마스크층(510)이 하드 마스크로 작용하여 선택적으로 더미 절연층(400)이 패터닝되어 더미 절연층 패턴(401)을 형성할 수 있다. 이러한 건식 식각 이후에 인산 등을 이용하는 스트립(strip)과 같은 습식 식각 공정을 추가로 수행하여 건식 식각 후 잔류물 등을 제거하여 상기한 식각 공정을 보완할 수 있다. 이러한 더미 절연층 패턴(401)을 형성한 후, 상기한 식각 마스크층(510)은 제거된다.
한편, 상기한 더미 절연층(400)이 유기 절연체로 이루어질 경우, 상기한 식각 공정은 질소 가스와 수소 가스를 포함하는 식각 가스를 이용하는 건식 식각으로 수행될 수 있다. 이러한 식각 가스를 이용하는 건식 식각은 포토레지스트 패턴(550)과 더미 절연층(400)을 이루는 유기 절연체에 대해서 식각 선택비를 나타내므로, 포토레지스트 패턴(550)에 대해서 선택적으로 유기 절연체의 더미 절연층(400)을 패터닝할 수 있다. 따라서, 이러한 경우 식각 마스크층(510)은 생략될 수 있다.
한편, 상기한 바와 같은 더미 절연층 패턴(401)을 형성하는 식각 공정은 하부의 스페이서(390) 및 하드 마스크(370)에 대해서 매우 높은 선택비를 나타낼 수 있다. 따라서, 상기한 더미 절연층 패턴(401)을 형성하는 식각 공정에 의해서 스페이서(390) 및 하드 마스크(370)가 손상되는 것을 최소화할 수 있다. 따라서, 상기한 스페이서(390) 및 하드 마스크(370)는 일반적인 SAC 공정에서 보다 얇은 두께로 도입될 수 있으며, 낮은 유전율을 가지는 절연 물질, 예컨대, 실리콘 탄화물 등으로도 형성될 수 있다. 이에 따라, 반도체 소자의 로딩 커패시턴스(loadingcapacitance)의 감소 효과를 부가적으로 구현할 수 있다.
도 4a는 더미 오프닝(450)을 메우는 층간 절연층 패턴(700)을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 평면도이고, 도 4b는 도 4a의 X4-X4'-Y4-Y4'-Z4-Z4' 절단선을 따라 도시한 단면도이다.
구체적으로, 더미 오프닝(450)을 채우는 층간 절연층 패턴(700)을 형성한다. 층간 절연층 패턴(700)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 실리콘 탄화물 등과 같은 절연 물질로 형성될 수 있다. 이때, 더미 절연층 패턴(401)을 이루는 유기물은 온도에 취약하므로, 상기한 층간 절연막 패턴(700)을 형성하는 공정은 낮은 온도, 예컨대, 대략 400℃ 이하의 온도에서 수행되는 것이 바람직하다. 따라서, 상기한 층간 절연층 패턴(700)을 형성하는 공정은 저온 CVD 또는 코팅(coating) 방법으로 수행될 수 있다.
그러나, 실질적으로는 상기 층간 절연층 패턴(700)은 액상 증착으로 형성되는 것이 바람직하다. 액상 증착은 미합중국 특허 5,547,900호(Method of fabricating a self-aligned contact using a liquid-phase oxide-deposition process, Jengping Lin at el., Aug 20, 1996) 및 테츠야 등에 의한 논문(A Selective SiO2Film-Formation Technology Using Liquid Phase Deposition for Fully Planarized Multilevel Interconnections, Tetsuya Homma at al., J. Electrochm. Soc., Vol. 140, No. 8, pp2410-2414, 1993)에 기재된 바와 같이, 선택적으로 실리콘 산화물을 증착할 수 있다.
상기한 액상 증착에 의한 실리콘 산화물은 유기물 상에는 선택적으로 증착되지 않는 특성을 나타낸다. 따라서, 액상 증착에 의한 실리콘 산화물의 층간 절연층 패턴(700)은 더미 오프닝(450) 내에서만 증착되어 성장될 수 있다. 이러한 액상 증착을 정밀하게 제어하면, 유기물로 이루어진 더미 절연층 패턴(401)의 더미 오프닝(450) 내에 별다른 후속 공정없이 층간 절연층 패턴(700)을 형성할 수 있다. 그리고, 상기한 바와 같은 액상 증착에 의한 실리콘 산화물의 층간 절연층 패턴(700)은 액상 공정 특성상 매우 높은 채움 특성을 나타낸다. 따라서, 게이트 라인(300) 간에 심 또는 보이드의 발생없이 층간 절연층 패턴(700)을 형성할 수 있다.
한편, 저온 CVD 등을 이용하여 층간 절연층 패턴(700)을 형성할 경우, 게이트 라인(300) 간의 종횡비가 매우 높음에 의해서, 층간 절연막 패턴(700) 내부에 심(seam) 또는 보이드가 발생할 수도 있다. 그러나, 이러한 보이드 또는 심은 층간 절연층 패턴(700)을 이루는 절연 물질에 의해서 폐쇄되어 격리된 상태로 존재하게 된다. 즉, CVD의 증착 특성에 의해서 층간 절연층 패턴(700)이 오프닝(450)의 내측면 및 바닥으로부터 함께 성장하여, 보이드 또는 심이 게이트 라인(300) 사이의 층간 절연층 패턴(700)의 중심 부위에서 발생한다.
따라서, 보이드 또는 심은 층간 절연층 패턴(700)의 양측면에서 외측으로 연장되어 측방향으로 노출되지 않는다. 이에 따라, 후속의 도전 물질을 증착하는 공정에서 이러한 보이드 또는 심에 도전 물질이 채워져 잔류하더라도, 이러한 잔류하는 도전 물질이 브리지와 같은 전기적인 단락을 제공하는 불량으로 작용하는 것을방지할 수 있다.
부가적으로, 층간 절연층 패턴(700)이 더미 절연층 패턴(401)의 표면 상으로 연장될 경우, 이러한 더미 절연층 패턴(401)을 덮는 층간 절연층 패턴(700) 부분을 화학 기계적 연마(Chemical Mechanical Polishing;이하 "CMP"라 한다) 또는 건식 에치 백(dry or wet etch back)하여 더미 오프닝(450) 내에 한정시킨다. 이때, 습식 에치 백도 이용할 수 있다. 이러한 연마 또는 에치 백은 더미 절연층 패턴(401)의 표면이 노출되도록 수행된다.
도 5a는 더미 절연층 패턴(401)을 선택적으로 제거하는 단계를 설명하기 위해서 개략적으로 도시한 평면도이고, 도 5b는 도 5a의 X5-X5'-Y5-Y5'-Z5-Z5' 절단선을 따라 도시한 단면도이다.
구체적으로, 층간 절연층 패턴(700)을 식각 마스크로 하여 더미 절연층 패턴(401)을 선택적으로 제거하여 콘택 오프닝(750)을 형성한다. 따라서, 콘택 오프닝(750)은 더미 절연층 패턴(401)이 위치하던 부분에 위치하게 된다.
상기한 더미 절연층 패턴(401)의 선택적인 제거는 건식 식각 공정을 이용하여 수행될 수 있다. 예를 들어, 더미 절연층 패턴(401)이 레지스트 물질 또는 유기 반사 방지층 물질로 형성될 경우, 애슁을 이용하여 상기한 식각 공정을 수행할 수 있다. 즉, 산소 소오스를 이용하는 건식 식각으로 상기한 식각 공정을 수행할 수 있다. 상기 더미 절연층 패턴(401)을 이루는 레지스트 물질 또는 유기 반사 방지층 물질은 폴리머 등과 같은 유기물로 이루어져 있으므로, 상기한 애슁에 의해서 제거될 수 있다.
이때, 층간 절연층 패턴(700)은 실리콘 산화물과 같이 무기물 등으로 이루어지므로, 상기한 애슁과 같은 건식 식각에 의해서 실질적으로 식각되지 않는다. 상기한 건식 식각은 매우 높은 식각 선택비를 구현할 수 있으며, 더미 절연층 패턴(401)은 선택적으로 제거될 수 있다. 이러한 애슁 이후에 인산 등을 이용하는 습식 스트립과 같은 습식 식각 공정을 추가로 수행하여 애슁 후 잔류물 등을 제거하여 상기한 식각 공정을 보완할 수 있다.
한편, 상기한 더미 절연층 패턴(401)이 유기 절연체로 이루어질 경우, 상기한 식각 공정은 질소 가스와 수소 가스를 포함하는 식각 가스를 이용하는 건식 식각으로 수행될 수 있다. 이러한 식각 가스를 이용하는 건식 식각에 층간 절연층 패턴(700)을 이루는 실리콘 산화물과 같은 무기물은 실질적으로 식각되지 않으므로, 상기한 더미 절연층 패턴(401)은 선택적으로 제거될 수 있다.
한편, 상기한 바와 같은 더미 절연층 패턴(401)을 제거하는 식각 공정은 하부의 스페이서(390) 및 하드 마스크(370)에 대해서 매우 높은 선택비를 나타낼 수 있다. 따라서, 상기한 더미 절연층 패턴(401)을 제거하는 식각 공정에 의해서 스페이서(390) 및 하드 마스크(370)가 손상되는 것을 최소화할 수 있다.
상기한 바와 같이 더미 절연층 패턴(401)을 선택적으로 제거하여, 게이트(330, 350)의 스페이서(390)에 인접하는 하부의 반도체 기판(100)을 노출시키는 콘택 오프닝(750)을 형성한다. 이러한 콘택 오프닝(750)에 의해 노출되는 반도체 기판(100)은 활성 영역(120)을 포함하고 있어, 후속에 형성될 콘택이 전기적으로 연결될 부분을 포함한다.
이러한 콘택 오프닝(750)은, 일반적인 SAC 공정에서 형성하는 콘택홀(contact hole)이 게이트 라인 간의 특정 반도체 기판 부분만을 선택적으로 노출하는 것과는 달리, 다수의 게이트 라인(300)과 이에 인접하는 반도체 기판(100) 상을 함께 노출하도록 형성된다.
도 6a는 콘택 오프닝(750)에 의해서 노출된 반도체 기판(100)에 전기적으로 연결되는 도전성 콘택체(800)를 형성하는 단계를 설명하기 위해서 개략적으로 도시한 평면도이고, 도 6b는 도 6a의 X6-X6'-Y6-Y6'-Z6-Z6' 절단선을 따라 도시한 단면도이다.
구체적으로, 형성된 콘택 오프닝(750)을 채워 노출되는 반도체 기판(100)에 전기적으로 연결되는 도전층을 증착한 후, 도전층을 CMP 또는 건식 에치 백, 습식 에치 백 등으로 전면 식각한다. 이러한 전면 식각으로 도전층을 게이트 라인(300) 사이에 각각 분리하여 도전성 콘택체(800)를 형성한다. 도전층을 도전성 콘택체(800) 별로 완전히 분리하기 위해서, 도전층 하부의 층간 절연층 패턴(700) 또한 전면 식각한다. 이때, 상기한 전면 식각은 게이트(330, 350)의 상측을 보호하는 하드 마스크(370)를 식각 종료로 이용하는 것이 바람직하다. 이에 따라, 도전성 콘택체(800)의 대향하는 두 측벽은 게이트(330, 350)와 스페이서(390)에 의해서 분리되고, 대향하는 다른 두 측벽은 전면 식각된 층간 절연층 패턴(700)에 의해서 분리된다.
도전층은 통상의 도전체, 예컨대, 다결정질 실리콘, 텅스텐, 티타늄, 티타늄 질화물, 텅스텐, 텅스텐 실리사이드, 백금, 알루미늄 또는 구리 등으로 이루어질수 있다.
상술한 바와 같은 본 발명의 실시예에서는 BC로 이용될 수 있는 도전성 콘택체(800)를 예로 들었으나, 본 발명은 커패시터의 스토리지 노드 패드(storage nod pad) 또는 DC를 형성하는 데에도 자명하게 적용될 수 있다.
상술한 본 발명에 따르면, 콘택 오프닝을 채우는 도전층을 전면 식각하여 층간 절연층 패턴과 스페이서로 둘러싸인 도전성 콘택체를 제공할 수 있다. 이때, 콘택 오프닝을 위한 더미 절연층 패턴을 유기물로 형성하고 층간 절연층 패턴을 실리콘 산화물 등으로 형성하여, 더미 절연층 패턴과 층간 절연층 패턴 간의 높은 식각 선택비를 이용함으로써 하부 막질의 손상을 최소화할 수 있다.
즉, 이러한 높은 식각 선택비를 이용하여, 더미 오프닝에 채워진 층간 절연층 패턴을 식각 마스크로 더미 절연층 패턴을 선택적으로 제거함으로써, 하부의 게이트와 같은 도전 패턴을 보호하는 스페이서 및 하드 마스크에 손상을 최소하며 콘택 오프닝을 형성할 수 있다. 그리고, 이러한 더미 오프닝 공정에서 스페이서 또는 하드 마스크의 노출되는 부위가 손상되더라도, 이러한 노출 부위는 후속의 층간 절연층 패턴에 해서 차폐되므로, 전기적인 단락 등이 발생되는 것은 충분히 방지될 수 있다.
Claims (20)
- 반도체 기판 상에 라인형의 도전 패턴과 상기 도전 패턴의 측면 및 상면을보호하는 차폐 절연층을 포함하는 다수의 도전 라인을 형성하는 단계;상기 도전 라인들 간의 갭을 메우는 더미 절연층을 형성하는 단계;상기 더미 절연층을 선택적으로 패터닝하여 상기 도전 라인들간의 갭을 선택적으로 노출하는 더미 오프닝을 가지는 더미 절연층 패턴을 형성하는 단계;상기 더미 절연층과 높은 식각 선택비를 가지고 상기 더미 오프닝을 채우는 층간 절연층 패턴을 형성하는 단계;상기 층간 절연층 패턴을 식각 마스크로 노출되는 상기 더미 절연층 패턴을 선택적으로 제거하여 상기 더미 절연층 패턴이 위치하던 부위의 상기 반도체 기판 상을 노출하는 콘택 오프닝을 형성하는 단계;상기 콘택 오프닝을 채워 상기 반도체 기판에 전기적으로 연결되는 도전층을 형성하는 단계; 및상기 도전층 및 상기 층간 절연층 패턴을 전면 식각하여 상기 스페이서 및 상기 전면 식각된 층간 절연층 패턴으로 둘러싸인 도전성 콘택체들로 상기 도전층을 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 도전성 콘택 제조 방법.
- 제1항에 있어서, 차폐 절연층은 상기 더미 절연층에 비해 낮은 건식 식각율을 가지는 것을 특징으로 하는 반도체 소자의 도전성 콘택 제조 방법.
- 제2항에 있어서, 상기 차폐 절연층은실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 또는 알루미늄 산화물로 형성되는 것을 특징으로 하는 반도체 소자의 도전성 콘택 제조 방법.
- 제1항에 있어서, 상기 차폐 절연층은상기 도전 패턴의 상면을 보호하는 하드 마스크 및 상기 도전 패턴의 측면을 보호하는 스페이서를 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 도전성 콘택 제조 방법.
- 제1항에 있어서, 상기 더미 절연층은상기 층간 절연층 패턴에 비해 높은 건식 또는 습식 식각율을 가지는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 도전성 콘택 제조 방법.
- 제1항에 있어서, 상기 더미 절연층은유기물로 형성되는 것을 특징으로 하는 반도체 소자의 도전성 콘택 제조 방법.
- 제6항에 있어서, 상기 유기물은유기 반사 방지층 물질, 레지스트 물질 또는 유기 절연체인 것을 특징으로 하는 반도체 소자의 도전성 콘택 제조 방법.
- 제7항에 있어서, 상기 더미 절연층은 상기 유기 절연체로 형성되고,상기 더미 절연층 패턴을 형성하는 단계는상기 더미 절연층 상에 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 식각 마스크로 질소 및 수소를 포함하는 식각 가스를 이용하는 건식 식각으로 상기 더미 절연층을 선택적으로 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 도전성 콘택 제조 방법.
- 제1항에 있어서, 상기 더미 절연층은 유기 반사 방지층 물질 또는 레지스트 물질로 형성되고,상기 더미 절연층 패턴을 형성하는 단계는상기 더미 절연층 상에 하부에 식각 마스크층을 게재하는 포토레지스트 패턴을 형성하는 단계; 및상기 식각 마스크층을 식각 마스크로 산소 소오스를 포함하는 식각 가스를 이용하는 건식 식각으로 상기 더미 절연층을 선택적으로 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 도전성 콘택 제조 방법.
- 제9항에 있어서, 상기 식각 마스크층은실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 및 실리콘 산질화물로 이루어지는 일군에서 선택되는 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의도전성 콘택 제조 방법.
- 제1항에 있어서, 상기 층간 절연층 패턴은실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 및 실리콘 산질화물로 이루어지는 일군에서 선택되는 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 도전성 콘택 제조 방법.
- 제1항에 있어서, 상기 층간 절연층 패턴은상기 더미 절연층 패턴에 대해서 선택적으로 액상 증착되는 실리콘 산화층으로 이루어지는 것을 특징으로 하는 반도체 소자의 도전성 콘택 제조 방법.
- 제1항에 있어서, 상기 더미 오프닝은상기 도전성 라인에 인접하는 상기 반도체 기판의 소자 분리 영역 상을 노출하고,상기 콘택 오프닝은 상기 더미 오프닝에 인접하는 상기 반도체 기판의 활성 영역 상을 노출하는 것을 특징으로 하는 반도체 소자의 도전성 콘택 제조 방법.
- 제1항에 있어서, 상기 더미 오프닝은상기 도전 라인에 교차되도록 형성되는 것을 특징으로 하는 반도체 소자의 도전성 콘택 제조 방법.
- 제1항에 있어서, 상기 더미 오프닝 및 상기 콘택 오프닝은상기 반도체 기판의 셀 영역에 위치하는 것을 특징으로 하는 반도체 소자의 도전성 콘택 제조 방법.
- 제1항에 있어서, 상기 전면 식각은상기 도전 패턴의 상면을 보호하는 상기 차폐 절연층 부분을 식각 종료로 이용하고,습식 에치 백, 건식 에치 백 또는 화학 기계적 연마로 수행되는 것을 특징으로 하는 반도체 소자의 도전성 콘택 제조 방법.
- 반도체 기판 상에 라인형의 도전 패턴과 상기 도전 패턴의 측면 및 상면을 보호하는 차폐 절연층을 포함하는 다수의 도전 라인을 형성하는 단계;상기 도전 라인들 간의 갭을 메우는 더미 절연층을 유기물로 형성하는 단계;상기 더미 절연층을 선택적으로 패터닝하여 상기 도전 라인들간의 갭을 선택적으로 노출하는 더미 오프닝을 가지는 더미 절연층 패턴을 형성하는 단계;상기 더미 절연층과 높은 식각 선택비를 가지고 상기 더미 오프닝을 채우는 층간 절연층 패턴을 상기 더미 절연층 패턴에 대해서 선택적으로 액상 증착되는 실리콘 산화층으로 형성하는 단계;상기 층간 절연층 패턴을 식각 마스크로 노출되는 상기 더미 절연층 패턴을선택적으로 제거하여 상기 더미 절연층 패턴이 위치하던 부위의 상기 반도체 기판 상을 노출하는 콘택 오프닝을 형성하는 단계;상기 콘택 오프닝을 채워 상기 반도체 기판에 전기적으로 연결되는 도전층을 형성하는 단계; 및상기 도전층 및 상기 층간 절연층 패턴을 전면 식각하여 상기 차폐 절연층 및 상기 전면 식각된 층간 절연층 패턴으로 둘러싸인 도전성 콘택체들로 상기 도전층을 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 도전성 콘택 제조 방법.
- 제17항에 있어서, 상기 유전물은유기 반사 방지층 물질, 레지스트 물질 또는 유기 절연체인 것을 특징으로 하는 반도체 소자의 도전성 콘택 제조 방법.
- 제18항에 있어서, 상기 더미 절연층은 상기 유기 절연체로 형성되고,상기 더미 절연층 패턴을 형성하는 단계는상기 더미 절연층 상에 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 식각 마스크로 질소 및 수소를 포함하는 식각 가스를 이용하는 건식 식각으로 상기 더미 절연층을 선택적으로 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 도전성 콘택 제조 방법.
- 제18항에 있어서, 상기 더미 절연층은 상기 유기 반사 방지층 물질 또는 레지스트 물질로 형성되고,상기 더미 절연층 패턴을 형성하는 단계는상기 더미 절연층 상에 하부에 식각 마스크층을 게재하는 포토레지스트 패턴을 형성하는 단계; 및상기 식각 마스크층을 식각 마스크로 산소 소오스를 포함하는 식각 가스를 이용하는 건식 식각으로 상기 더미 절연층을 선택적으로 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 도전성 콘택 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
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