CN112864157B - 半导体结构制作方法及半导体结构 - Google Patents

Abstract

本发明实施例属于半导体制造技术领域，涉及一种半导体结构制作方法及半导体结构，用于解决连接线容易断裂的问题。该半导体结构制作方法包括：在衬底上依次形成导电层、保护层以及掩膜层，掩膜层具有正对第一区域的第一图形以及正对第二区域的第二图形；以掩膜层为掩膜蚀刻保护层，形成位于第二区域内的限制图形；以掩膜层为掩膜蚀刻导电层，以形成位于第一区域内的接触垫、以及位于第二区域内的连接线；在形成连接线之前形成限制图形，在对第二区域内的导电层进行蚀刻时，限制图形可以限制第二区域内导电层的蚀刻量，进而避免第二区域内的导电层被蚀刻的过多，以免形成的连接线断裂。

Description

半导体结构制作方法及半导体结构

技术领域

本发明实施例涉及半导体制造技术领域，尤其涉及一种半导体结构制作方法及半导体结构。

背景技术

随着存储设备技术的逐渐发展，动态随机存储器(Dynamic Random AccessMemory，简称DRAM)以其较高的密度以及较快的读写速度逐渐应用在各种电子设备中。动态随机存储器由多个重复的存储单元组成。存储单元通常包括电容结构和晶体管结构，晶体管结构与电容结构相连，以通过晶体管结构读取存储在电容结构中的数据，或者将数据写入到电容结构中。

相关技术中，衬底包括阵列区以及位于阵列区一侧的边缘区，然而边缘区内有的连接线的宽度较小，在后续的工艺制程中容易出现连接线断裂的情况。

发明内容

有鉴于此，本发明实施例提供一种半导体结构制作方法及半导体结构，以解决边缘区内的连接线宽度较小，在后续的工艺制程中容易出现连接线断裂的情况。

本发明实施例提供了一种半导体结构制作方法，包括：提供衬底，所述衬底包括第一区域以及与所述第一区域相邻的第二区域；在所述衬底上依次形成导电层、保护层以及掩膜层，所述掩膜层包括正对所述第一区域的第一图形以及正对所述第二区域的第二图形；以所述掩膜层为掩膜蚀刻所述保护层，以在所述保护层上形成位于所述第二区域内的限制图形；以所述掩膜层为掩膜蚀刻所述导电层，形成位于第一区域内的接触垫，以及位于所述第二区域内的连接线；在对所述导电层进行蚀刻时，所述限制图形用于限制蚀刻范围。

在可以包括上述实施例的一些实施例中，形成所述接触垫和所述连接线的具体步骤包括：

先以所述掩膜层为掩膜蚀刻所述保护层，形成位于所述第二区域的限制图形；

再次以所述掩膜层为掩膜蚀刻所述导电层，以形成所述接触垫和所述连接线。

在可以包括上述实施例的一些实施例中，形成所述接触垫和所述连接线的具体步骤包括：

以所述掩膜层为掩膜同时蚀刻所述保护层和所述导电层，以在形成限制图形的同时，形成所述接触垫和所述连接线。

在可以包括上述实施例的一些实施例中，同时刻蚀所述保护层和所述导电层的第一刻蚀条件相同，但同时刻蚀所述保护层和所述导电层的第二刻蚀条件不同。

在可以包括上述实施例的一些实施例中，所述保护层与所述导电层沿垂直于所述衬底方向的厚度比例不大于1:5。

在可以包括上述实施例的一些实施例中，形成所述接触垫和所述连接线后还包括：

对所述接触垫和所述连接线的侧壁进行处理，以去除位于所述接触垫和所述连接线侧壁上的残留物。

在可以包括上述实施例的一些实施例中，形成所述接触垫和所述连接线后，所述限制图形在所述衬底上的投影面积大于对应的所述连接线在所述衬底上的投影面积。

在可以包括上述实施例的一些实施例中，在去除所述接触垫和所述连接线侧壁上的残留物之后，还包括：

形成填充层，所述填充层填充在相邻所述接触垫之间、以及相邻所述连接线之间。

在可以包括上述实施例的一些实施例中，所述填充层的材质与所述保护层的材质相同。

在可以包括上述实施例的一些实施例中，所述保护层的蚀刻比小于所述掩膜层和所述导电层的蚀刻比。

在可以包括上述实施例的一些实施例中，

在形成所述导电层之前还包括：在所述衬底上形成绝缘层，所述绝缘层覆盖所述第一区域和所述第二区域；在所述第一区域对应的所述绝缘层上形成多个接触孔；

形成所述导电层包括：在所述绝缘层上形成导电材料，所述导电材料填充在所述接触孔内，所述导电材料还覆盖在所述第一区域和所述第二区域的所述绝缘层背离所述衬底的侧面上。

在可以包括上述实施例的一些实施例中，在形成所述接触孔之后，还包括：

在所述绝缘层上形成覆盖所述接触孔侧壁和孔底、以及覆盖绝缘层背离所述衬底的侧面上的导电阻挡层。

在可以包括上述实施例的一些实施例中，所述导电阻挡层包括层叠设置的钛层和氮化钛层，所述氮化钛层远离所述衬底设置。

在可以包括上述实施例的一些实施例中，形成所述掩膜层包括：

形成掩膜材料层；在所述掩膜材料层上形成图案转移层，所述图案转移层具有第一蚀刻图案，以所述图案转移层为掩膜去除部分所述掩膜材料层，以形成具有所述第一图形和所述第二图形的掩膜层。

在可以包括上述实施例的一些实施例中，在所述掩膜材料层上形成图案转移层，所述图案转移层具有第一蚀刻图案包括：

在所述掩膜材料层上依次形成转移材料层以及光刻层，所述光刻层上具有第二蚀刻图形；以所述光刻层为掩膜去除部分所述转移材料层以形成具有所述第一蚀刻图案的所述图案转移层。

本发明实施例还提供一种半导体结构，包括衬底以及设置在所述衬底上导电层，所述衬底包括第一区域以及与所述第一区域相邻的第二区域；

形成导电层之后在所述导电层上依次形成保护层以及掩膜层，所述掩膜层包括正对所述第一区域的第一图形以及正对所述第二区域的第二图形；

以所述掩膜层为掩膜蚀刻所述保护层，以在所述保护层上形成位于所述第二区域内的限制图形；以所述掩膜层为掩膜蚀刻所述导电层，以在所述导电层上形成位于第一区域内的接触垫，以及位于所述第二区域内的连接线；在对所述导电层进行蚀刻时，所述保护图形用于限制蚀刻范围。

本实施例提供的半导体结构制作方法及半导体结构，衬底包括第一区域以及与第一区域相邻的第二区域；在衬底上依次形成导电层、保护层以及掩膜层，掩膜层具有正对第一区域的第一图形以及正对第二区域的第二图形；以掩膜层为掩膜蚀刻保护层，以形成位于第二区域内的限制图形；以掩膜层为掩膜蚀刻导电层，以形成位于第一区域内的接触垫、以及位于第二区域内的连接线；由于在导电层和掩膜层之间设置了保护层，并且在形成连接线之前形成限制图形，在对第二区域内的导电层进行蚀刻时，限制图形可以限制第二区域内导电层的蚀刻量，进而避免第二区域内的导电层被蚀刻的过多，以免形成的连接线断裂。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的半导体结构制作方法的流程图；

图2为本发明实施例提供的半导体结构制作方法中形成光刻层后第一区域的结构示意图；

图3为图2的俯视图；

图4为本发明实施例提供的半导体结构制作方法中形成光刻层后第二区域的结构示意图；

图5为图4的俯视图；

图6为本发明实施例提供的半导体结构制作方法中形成接触垫后第一区域的结构示意图；

图7为图6的俯视图；

图8为本发明实施例提供的半导体结构制作方法中形成接触垫后第二区域的结构示意图；

图9为图8的俯视图；

图10为本发明实施例提供的半导体结构制作方法中在第二区域形成连接线后的局部示意图；

图11为本发明实施例提供的半导体结构制作方法中接触垫的侧壁具有残留物的示意图；

图12为图11的俯视图；

图13为本发明实施例提供的半导体结构制作方法中对接触垫和连接线的侧壁进行处理后第一区域的结构示意图；

图14为图13的俯视图；

图15为本发明实施例提供的半导体结构制作方法中连接线的侧壁具有残留物的示意图

图16为图15的俯视图；

图17为本发明实施例提供的半导体结构制作方法中对接触垫和连接线的侧壁进行处理后第二区域的结构示意图；

图18为图17的俯视图；

图19为本发明实施例提供的半导体结构制作方法中形成填充层后第一区域的结构示意图；

图20为本发明实施例提供的半导体结构制作方法中形成填充层后第二区域的结构示意图。

附图标记说：

10：衬底；

20：导电层；

30：保护层；

40：掩膜材料层；

50：转移材料层；

60：光刻层；

70：填充层；

101：浅沟槽隔离结构；

102：有源区结构；

103：导电块；

104：位线结构；

105：导电阻挡层；

106：绝缘层；

201：接触垫；

202：连接线；

203：残留物；

301：限制图形；

402：第一图形；

403：第二图形；

1041：第一位线结构；

1042：第二位线结构；

1043：位线阻挡层。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

动态随机存储器(Dynamic Random Access Memory，简称DRAM)包括多个重复的存储单元。存储单元包括电容结构和晶体管结构，晶体管结构的栅极与字线相连，晶体管结构的漏极与位线相连，晶体管结构的源极与电容结构相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容结构中的数据，或者通过位线将数据写入到电容结构中。

相关技术中，晶体管结构设置在衬底的阵列区，衬底还包括位于阵列区一侧的边缘区，衬底上设置有接触层，接触层包括正对阵列区的接触垫以及正对边缘区的连接线，接触垫用于连接晶体管结构和电容结构，连接线具有一定的电路图形。

制作时，在衬底上先形成导电层，之后在导电层上形成掩膜层，对掩膜层进行蚀刻，以使掩膜层形成正对阵列区的第一图形以及正对边缘区的第二图形，以掩膜层为掩膜对导电层进行蚀刻，即可形成位于阵列区的接触垫以及位于边缘区的连接线。

然而，边缘区内的连接线宽度较小，为了得到较小宽度的连接线，需要将掩膜层的第二图形宽度设置的较小；此时，在以掩膜层为掩膜蚀刻导电层时，蚀刻量难以控制，使得第二图形对应的导电层被蚀刻的较多，容易导致连接线断裂。

本实施例提供一种半导体结构制作方法及半导体结构，通过在导电层和掩膜层之间设置保护层，在以掩膜层为掩膜蚀刻导电层时，会先去除部分保护层以形成限制图形，限制图形可以对蚀刻导电层的蚀刻量进行控制，进而避免导电层被蚀刻的过多，以避免连接线断裂。

本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。

如图1所示，本实施例提供的半导体制作方法包括：

S101：提供衬底，衬底包括第一区域以及与第一区域相邻的第二区域。

如图2-图5所示，衬底10可以包括间隔设置的多个浅沟槽隔离结构101，相邻的浅沟槽隔离结构101之间设置有晶体管结构，晶体管结构包括有源区结构102。其中，浅沟槽隔离结构101的材质可以包括氧化硅等氧化物，有源区结构102的材质可以包括硅等。

衬底10还包括多个间隔设置的导电块103，每一导电块103与一个有源区结构102接合。示例性的，导电块103的材料可以包括多晶硅等导电材料。

进一步地，在相邻的有导电块103之间可以设置有位线结构104，位线结构104包括层叠设置的第一位线结构1041、位线阻挡层1043以及第二位线结构1042，其中第二位线结构1042靠近有源区结构102和浅沟槽隔离结构101设置；位线阻挡层1043可以阻止第一位线结构1041和第二位线结构1042之间的材质互相渗透，并且位线阻挡层1043也可以实现第一位线结构1041和第二位线结构1042之间的电连接。示例性的，第一位线结构1041的材质可以包括钨，第二位线结构1042的材质可以包括多晶硅，位线阻挡层1043的材质可以包括氮化钛。

在上述实现方式中，为了实现导电块103和位线结构104之间的绝缘连接，可以在导电块103和位线结构104之间设置有绝缘膜层，示例性的绝缘膜层的材质可以包括氮化硅、氧化硅等。

本实施例中，第一区域与第二区域相邻，示例性的，第一区域可以为阵列区，相应的第二区域为位于阵列区一侧的边缘区。第一区域可以与电容结构对应，以实现数据层存储和读取。

继续参照图1，本实施例提供的半导体结构制作方法还包括：

S102：在衬底上依次形成导电层、保护层以及掩膜层，掩膜层包括正对第一区域的第一图形以及正对第二区域的第二图形。

请参照图2-图5，保护层30位于导电层20和掩膜层之间，且保护层30与导电层20和掩膜层接合。示例性的，导电层20的材质可以包括钨等，保护层30的材质可以包括氮化硅等，掩膜层的材质可以包括非晶碳等。

请参照图6-图9在一些可实现的方式中，形成掩膜层包括：形成掩膜材料层40；在掩膜材料层40上形成图案转移层，图案转移层具有第一蚀刻图案，以图案转移层为掩膜去除部分掩膜材料层40，以形成具有第一图形402和第二图形403的掩膜层。

如此设置，通过将图案转移层的第一蚀刻图案转移至掩膜材料层40上，以形成具有第一图形402和第二图形403的掩膜层，提高了第一图形402和第二图形403的尺寸精度，进而提高了半导体结构的性能。

继续参照图2-图5，进一步地，在掩膜材料层40上形成图案转移层，图案转移层具有第一蚀刻图案包括：在掩膜材料层40上依次形成转移材料层50以及光刻层60，所述光刻层60上具有第二蚀刻图形；以光刻层60为掩膜去除部分转移材料层50以形成具有第一蚀刻图案的图案转移层。

如此设置，通过光刻层60和图案转移层的图形转移，进而获得具有第一图形402和第二图形403的掩膜层，进一步提高了第一图形402和第二图形403的尺寸精度，进而提高了半导体结构的性能。

在上述实现方式中，图案转移层的材质可以包括氮氧化硅等，光刻层60的材质可以包括氧化硅等氧化物。

本实施例提供的半导体结构制作方法，在形成第一图形402和第二图形403之后还包括：

S103：以掩膜层为掩膜蚀刻保护层，形成位于第二区域内的限制图形；以掩膜层为掩膜蚀刻导电层，以在导电层上形成位于第一区域内的接触垫，以及位于第二区域内的连接线；在对导电层进行蚀刻时，限制图形用于限制蚀刻范围。

示例性的，通过蚀刻的方式去除部分保护层30，以形成限制图形301。

在蚀刻导电层20之前，已经形成了限制图形301，在蚀刻导电层20层的过程中，限制图形301可以限制第二区域内导电层20的蚀刻量，进而避免第二区域内导电层20的蚀刻量过大，以避免连接线202断裂。

如图10所示，示例性的，在蚀刻保护层30和导电层20的过程中，连接线202对应的掩膜层(第二图形403)也同时被蚀刻，使得连接线202对应的掩膜层(第二图形403)宽度较小；由于设置了保护层30，限制图形301的宽度大于连接线202对应的掩膜层(第二图形403)宽度，进而限制了限制图形301对应的导电层20的蚀刻量，以避免第二区域内导电层20的蚀刻量过大。

进一步地，在去除部分第二区域内的保护层30以形成限制图形301的同时，去除部分第一区域内的保护层30也形成限制图形301，位于第一区域内的限制图形301可以限制第一区域内的导电层20的蚀刻量，进而提高了形成的接触垫201的尺寸精度，以提高半导体结构的性能。

在上述实现方式中，保护层30的蚀刻比小于掩膜层和导电层20的蚀刻比。如此设置，在蚀刻的过程中，保护层30被蚀刻的速度较慢，可以进一步限制导电层20的蚀刻量，以进一步避免导电层20被蚀刻的过大。

进一步地，可以使得形成的限制图形301在衬底10上的投影面积大于第二图形403在衬底10上的投影面积和连接线202在基底10上的投影面积，以进一步限制导电层20的蚀刻量，进一步避免连接线202断裂。

本实施例提供的半导体结构制作方法，衬底10包括第一区域以及与第一区域相邻的第二区域；在衬底10上依次形成导电层20、保护层30以及掩膜层，掩膜层具有正对第一区域的第一图形402以及正对第二区域的第二图形403；以掩膜层为掩膜蚀刻保护层30，形成位于第二区域内的限制图形301；以掩膜层为掩膜蚀刻导电层20，形成位于第一区域内的接触垫201、以及位于第二区域内的连接线202；由于在导电层20和掩膜层之间设置了保护层30，并且在形成连接线202之前，形成位于第二区域的限制图形301，在对第二区域内的导电层20进行蚀刻时，限制图形301可以限制第二区域内导电层20的蚀刻量，进而避免第二区域内的导电层20被蚀刻的过多，以免形成的连接线202断裂。

在一些可实现的方式中，形成接触垫201和连接线202的具体步骤可以包括：先以掩膜层为掩膜蚀刻保护层30，以去除部分保护层30，进而形成位于第二区域的限制图形301；再次以掩膜层为掩膜蚀刻导电层20，以去除部分导电层20，进而形成接触垫201和连接线202。

如此设置，限制图形301和连接线202是通过不同的蚀刻步骤形成，可以准确的控制各蚀刻步骤的蚀刻量，以提高连接线202的尺寸精度，进而提高半导体结构的性能。

在其他的实现方式中，形成接触垫201和连接线202的具体步骤也可以包括：以掩膜层为掩膜同时蚀刻保护层30和导电层20，以在形成限制图形301的同时，形成接触垫201和连接线202。

如此设置，限制图形301和连接线202通过同一蚀刻步骤形成，简化了半导体结构的制作难度。

在同一蚀刻步骤中蚀刻保护层30和导电层20的实现方式中，蚀刻保护层30和导电层20的第一蚀刻条件相同，但是，蚀刻保护层30和导电层20的第二蚀刻条件不同。其中，第一蚀刻条件可以为蚀刻过程中的蚀刻源，例如蚀刻气体；第二蚀刻条件可以为蚀刻过程中蚀刻的气体流量或者蚀刻能量等。

示例性的，在同一蚀刻步骤中，使用相同的气体蚀刻保护层30在形成限制图形301后，继续向下蚀刻，以蚀刻导电层20，进而形成接触垫201和连接线202；蚀刻保护层30和导电层20时，对应的气体流量和/或能量不同，可以提高得到的接触垫201和连接线202的尺寸精度，以提高半导体结构的性能。

本实施例中，保护层30与导电层20沿垂直于衬底10方向的厚度比例不大于1:5。使得保护层30具有足够的厚度，可以提高在后续蚀刻导电层20的过程中对导电层20的保护效果。

在其他实施例中，保护层30与导电层20的厚度比不限于1:5，还可以为1:6、1:7等。

请参照图11-图18，本实施例提供的半导体结构制作方法，在形成接触垫201和连接线202之后还包括：对接触垫201和连接线202的侧壁进行处理，以去除位于接触垫201和连接线202侧壁上的残留物203。示例性的，可以通过干法蚀刻或者湿法蚀刻的方式，位于接触垫201和连接线202侧壁的残留物203，为了将残留物203除尽，可以将接触垫201和连接线202部分侧壁一并去除。

以导电层20为金属钨为例，在刻蚀形成接触垫201的过程后，需要灰化工艺去除掩膜层，高温状态下，在进行蚀刻后的含卤素的副产物和钨反应形成钨的卤化物，其中含卤素的副产物较容易挥发，很快其钨的卤化物中卤含量变少，较难挥发，形成钨的壳状包附物，即为残留物203。

本实例提供的半导体结构制作方法，在导电层20和掩膜层之间形成保护层30，由于导电层20覆盖在接触垫201和连接线202背离衬底10的顶端，在去除掩膜层的过程中，避免了在接触垫201和连接线202的顶端形成残留物203，减小了接触垫201与电容结构之间的连接电阻，以进一步提高半导体结构的性能。

请参照图19和图20，进一步地，在去除接触垫201和连接线202侧壁上的残留物203之后，还包括：形成填充层70，填充层70填充在相邻接触垫201之间、以及相邻连接线202之间。如此设置，填充层70可以实现对接触垫201和连接线202的支撑，以避免接触垫201和连接线202弯曲。

示例性的，填充层70的材质可以与保护层30的材质相同，以在形成填充层70后，填充层70与保护层30形成一体结构，以提高填充层70和保护层30的强度；例如：填充层70和保护层30的材质可以均为氮化硅。当然在其他的实现方式中，填充层70的材质与保护层30的材质也可以不同，本实施例对此不作限制，只要保证填充层70的由绝缘材质构成即可。

继续参照图10，在上述实现方式中，形成接触垫201和连接线202之后，限制图形301在衬底10上投影面积大于对应的连接线202的投影面积；以图10所示方位为例，限制图形301沿水平方向的宽度大于连接线202沿水平方向的宽度。如此设置，可以在对连接线202的侧壁进行处理以去除残留物203时，限制去除连接线202侧壁的厚度，以避免去除连接线202侧壁的残留物203时，被去除的连接线202侧壁过厚，进一步避免连接线202断裂。

继续参照图2-图5，本实施例提供的半导体结构制作方法中，在形成导电层20之前还包括：在衬底10上形成绝缘层106，绝缘层106覆盖第一区域和第二区域；在第一区域对应的绝缘层106上形成多个接触孔。每一接触孔正对一个衬底10上的有源区结构102。

在形成导电层20时，在绝缘层106上形成导电材料，导电材料填充在接触孔内，导电材料还覆盖在第一区域和第二区域的绝缘层106背离衬底10的侧面上。电容结构通过接触垫201和位于接触孔内的导电材料与有源区结构102连接。示例性的，接触孔内的导电材料可以与导电块103连接，使得电容结构可以通过接触垫201、接触孔内的导电材料以及导电块103与有源区结构102连接。

进一步地，在形成接触孔之后，还包括：在绝缘层106上形成覆盖接触孔侧壁和孔底、以及覆盖绝缘层106背离衬底10的侧面上的导电阻挡层105。如此设置，导电阻挡可以在实现接触垫201与有源区结构102之间电连接的基础上，阻止导电层20与导电阻挡层105背离导电层20一侧的膜层之间互相渗透，以提高半导体结构的性能。在导电层20通过导电块103与有源区结构102连接的实现方式通，导电阻挡层105可以阻止导电块103与导电层20之间的互相渗透。

在上述实现方式中，导电阻挡层105包括层叠设置的钛层和氮化钛层，氮化钛层远离衬底10设置。当然，在其他的实现方式中，导电阻挡层105还可以由其他的材质构成，只要能够实现接触垫201与有源区结构102之间电连接的同时，阻止导电层20与导电阻挡层105背离导电层20一侧的膜层之间互相渗透即可。

继续参照图1-图20，本实施例还提供一种半导体结构，包括衬底10以及设置在衬底10上导电层20，衬底10包括第一区域以及与第一区域相邻的第二区域；形成导电层20之后在导电层20上依次形成保护层30以及掩膜层，掩膜层包括正对第一区域的第一图形402以及正对第二区域的第二图形403；以掩膜层为掩膜蚀刻保护层30，以在保护层30上形成位于第二区域内的限制图形301；以掩膜层为掩膜蚀刻导电层20，以在导电层20上形成位于第一区域内的接触垫201，以及位于第二区域内的连接线202；在对导电层20进行蚀刻时，限制图形301用于限制蚀刻范围。

本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。

本实施例提供的半导体结构，衬底10包括第一区域以及为第一区域相邻的第二区域；在衬底10上依次形成导电层20、保护层30以及掩膜层，掩膜层具有正对第一区域的第一图形402以及正对第二区域的第二图形403；以掩膜层为掩膜蚀刻保护层30，以形成位于第二区域内的限制图形301；以掩膜层为掩膜蚀刻导电层20，以形成位于第一区域内的接触垫201、以及位于第二区域内的连接线202；由于在导电层20和掩膜层之间设置了保护层30，并且在形成连接线202之前形成限制图形301，在对第二区域内的导电层20进行蚀刻时，限制图形301可以限制第二区域内导电层20的蚀刻量，进而避免第二区域内的导电层20被蚀刻的过多，以免形成的连接线202断裂。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (15)

1.一种半导体结构制作方法，其特征在于，包括：

提供衬底，所述衬底包括第一区域以及与所述第一区域相邻的第二区域；

在所述衬底上依次形成导电层、保护层以及掩膜层，所述掩膜层包括正对所述第一区域的第一图形以及正对所述第二区域的第二图形；

以所述掩膜层为掩膜蚀刻所述保护层，形成位于所述第二区域内的限制图形；以所述掩膜层为掩膜蚀刻所述导电层，以在所述导电层上形成位于第一区域内的接触垫，以及位于所述第二区域内的连接线；在对所述导电层进行蚀刻时，所述限制图形用于限制蚀刻范围；

其中，所述第一区域为阵列区，所述第二区域为位于所述阵列区一侧的边缘区。

2.根据权利要求1所述的半导体结构制作方法，其特征在于，形成所述接触垫和所述连接线的具体步骤包括：

以所述掩膜层为掩膜同时蚀刻所述保护层和所述导电层，以在形成限制图形的同时，形成所述接触垫和所述连接线。

3.根据权利要求2所述的半导体结构制作方法，其特征在于，同时刻蚀所述保护层和所述导电层的第一刻蚀条件相同，但同时刻蚀所述保护层和所述导电层的第二刻蚀条件不同。

4.根据权利要求3所述的半导体结构制作方法，其特征在于，所述保护层与所述导电层沿垂直于所述衬底方向的厚度比例不大于1:5。

5.根据权利要求1所述的半导体结构制作方法，其特征在于，形成所述接触垫和所述连接线后还包括：

对所述接触垫和所述连接线的侧壁进行处理，以去除位于所述接触垫和所述连接线侧壁上的残留物。

6.根据权利要求5所述的半导体结构制作方法，其特征在于，形成所述接触垫和所述连接线后，所述限制图形在所述衬底上的投影面积大于对应的所述连接线在所述衬底上的投影面积。

7.根据权利要求2所述的半导体结构制作方法，其特征在于，在去除所述接触垫和所述连接线侧壁上的残留物之后，还包括：

形成填充层，所述填充层填充在相邻所述接触垫之间、以及相邻所述连接线之间。

8.根据权利要求7所述的半导体结构制作方法，其特征在于，所述填充层的材质与所述保护层的材质相同。

9.根据权利要求1-8任一项所述的半导体结构制作方法，其特征在于，所述保护层的蚀刻比小于所述掩膜层和所述导电层的蚀刻比。

10.根据权利要求1-8任一项所述的半导体结构制作方法，其特征在于，

在形成所述导电层之前还包括：在所述衬底上形成绝缘层，所述绝缘层覆盖所述第一区域和所述第二区域；在所述第一区域对应的所述绝缘层上形成多个接触孔；

形成所述导电层包括：在所述绝缘层上形成导电材料，所述导电材料填充在所述接触孔内，所述导电材料还覆盖在所述第一区域和所述第二区域的所述绝缘层背离所述衬底的侧面上。

11.根据权利要求10所述的半导体结构制作方法，其特征在于，在形成所述接触孔之后，还包括：

在所述绝缘层上形成覆盖所述接触孔侧壁和孔底、以及覆盖绝缘层背离所述衬底的侧面上的导电阻挡层。

12.根据权利要求11所述的半导体结构制作方法，其特征在于，所述导电阻挡层包括层叠设置的钛层和氮化钛层，所述氮化钛层远离所述衬底设置。

13.根据权利要求1-8任一项所述的半导体结构制作方法，其特征在于，形成所述掩膜层包括：

形成掩膜材料层；在所述掩膜材料层上形成图案转移层，所述图案转移层具有第一蚀刻图案，以所述图案转移层为掩膜去除部分所述掩膜材料层，以形成具有所述第一图形和所述第二图形的掩膜层。

14.根据权利要求13所述的半导体结构制作方法，其特征在于，在所述掩膜材料层上形成图案转移层，所述图案转移层具有第一蚀刻图案包括：

在所述掩膜材料层上依次形成转移材料层以及光刻层，所述光刻层上具有第二蚀刻图形；以所述光刻层为掩膜去除部分所述转移材料层以形成具有所述第一蚀刻图案的所述图案转移层。

15.一种半导体结构，其特征在于，通过上述权利要求1-14任一所述的半导体结构制作方法制作而成，

所述半导体结构包括衬底以及设置在所述衬底上导电层，所述衬底包括第一区域以及与所述第一区域相邻的第二区域；

形成导电层之后在所述导电层上依次形成保护层以及掩膜层，所述掩膜层包括正对所述第一区域的第一图形以及正对所述第二区域的第二图形；

以所述掩膜层为掩膜蚀刻所述保护层，以在所述保护层上形成位于所述第二区域内的限制图形；以所述掩膜层为掩膜蚀刻所述导电层，以在所述导电层上形成位于第一区域内的接触垫，以及位于所述第二区域内的连接线；在对所述导电层进行蚀刻时，所述限制图形用于限制蚀刻范围。

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