KR960026226A - 반도체소자의 미세콘택 형성방법 - Google Patents
반도체소자의 미세콘택 형성방법 Download PDFInfo
- Publication number
- KR960026226A KR960026226A KR1019940039210A KR19940039210A KR960026226A KR 960026226 A KR960026226 A KR 960026226A KR 1019940039210 A KR1019940039210 A KR 1019940039210A KR 19940039210 A KR19940039210 A KR 19940039210A KR 960026226 A KR960026226 A KR 960026226A
- Authority
- KR
- South Korea
- Prior art keywords
- barrier layer
- etching
- forming
- mask
- lower insulating
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은 반도체소자의 미세콘택 형성방법에 관한 것으로, 반도체기판 상부에 하부절연층을 형성하고 그 상부에 제1식각장벽층을 일정두께 형성한 다음, 콘택마스크를 이용하여 제1식각장벽층패턴을 형성하고 그 측벽에 제2식각장벽층 스페이서를 형성한 다음, 이를 마스크로 하여 상기 하부절연층을 습식 및 건식방법으로 식각함으로써 콘택홀을 형성한 다음, 후공정에서 상기 반도체기판에 접속되는 콘택물질층을 형성함으로써 필요없는 잔유물을 없애고 균일한 콘택홀을 형성하여반도체소자의 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
Claims (5)
- 고집적화된 반도체소자의 미세콘택 형성방법에 있어서, 반도체기판 상부에 하부절연층을 형성하는 공정과,상기 하부절연층 상부에 제1식각장벽층을 일정두께 형성하는 공정과, 콘택마스크를 이용하여 상기 제1식각장벽층을 식각하는 공정과, 상기 제1식각장벽층의 식각면에 제2식각장벽층 스페이서를 형성하는 공정과, 상기 제1식각장벽층과 제2식각장벽층 스페이서를 마스크로 하여 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정을 포함하는 반도체소자의 미세콘택 형성방법.
- 제1항에 있어서, 상기 제1식각장벽층과 제2식각장벽층은 절연물질로 형성되는 것을 특징으로 하는 반도체소자의 미세콘택 형성방법.
- 제1항에 있어서, 상기 제1식각장벽층과 제2식각장벽층은 도전체로 형성되는 것을 특징으로하는 반도체소자의 미세콘택 형성방법.
- 제1항에 있어서, 상기 콘택마스크는 형성하려는 콘택홀보다 큰 것이 사용되는 것을 특징으로하는 반도체소자의 미세콘택 형성방법.
- 제1항에 있어서, 상기 하부절연층 식각공정은 습식식각과 건식식각이 사용되는 것을 특징으로하는 반도체소자의 미세콘택 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940039210A KR0140730B1 (ko) | 1994-12-30 | 1994-12-30 | 반도체 소자의 미세콘택 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940039210A KR0140730B1 (ko) | 1994-12-30 | 1994-12-30 | 반도체 소자의 미세콘택 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960026226A true KR960026226A (ko) | 1996-07-22 |
KR0140730B1 KR0140730B1 (ko) | 1998-07-15 |
Family
ID=19405338
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940039210A KR0140730B1 (ko) | 1994-12-30 | 1994-12-30 | 반도체 소자의 미세콘택 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0140730B1 (ko) |
-
1994
- 1994-12-30 KR KR1019940039210A patent/KR0140730B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR0140730B1 (ko) | 1998-07-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR960008417A (ko) | 반도체소자의 캐패시터 제조방법 | |
KR960026226A (ko) | 반도체소자의 미세콘택 형성방법 | |
KR980005592A (ko) | 자기 정렬 콘택 홀 형성 방법 | |
KR960026227A (ko) | 반도체소자의 미세콘택 형성방법 | |
KR960026210A (ko) | 미세콘택 형성방법 | |
KR960026228A (ko) | 반도체소자의 콘택 형성방법 | |
KR970003495A (ko) | 반도체 소자 제조시 비아 콘택 방법 | |
KR960026804A (ko) | 반도체소자의 스택 캐패시터 제조방법 | |
KR950021130A (ko) | 반도체 소자의 콘택홀 제조방법 | |
KR960026741A (ko) | 반도체소자의 캐패시터 제조방법 | |
KR970054008A (ko) | 반도체 장치의 커패시터 제조방법 | |
KR960026209A (ko) | 미세콘택 형성방법 | |
KR960026229A (ko) | 반도체소자의 미세콘택 형성방법 | |
KR950015587A (ko) | 반도체 소자의 콘택홀 형성방법 | |
KR970030777A (ko) | 반도체 장치의 캐패시터 제조방법 | |
KR950001898A (ko) | 더블 스페이서를 이용한 반도체 소자의 미세 콘택홀 형성방법 | |
KR950027959A (ko) | 반도체 소자의 콘택 형성 방법 | |
KR960026795A (ko) | 반도체소자의 캐패시터 제조방법 | |
KR980005675A (ko) | 반도체 소자의 콘택홀 형성방법 | |
KR970052381A (ko) | 반도체 소자의 금속층 형성 방법 | |
KR960026854A (ko) | 반도체소자의 캐패시터 제조방법 | |
KR960019533A (ko) | 반도체소자의 미세콘택 형성방법 | |
KR950024345A (ko) | 반도체 메모리장치 제조방법 | |
KR970052306A (ko) | 반도체 소자의 콘택 홀 형성 방법 | |
KR950034730A (ko) | 반도체 메모리 장치에서의 캐패시터 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20090223 Year of fee payment: 12 |
|
LAPS | Lapse due to unpaid annual fee |