JP3200455B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置の製
造方法に関するものである。
造方法に関するものである。
【０００２】
【従来の技術】半導体装置の高集積化には、コンタクト
ホール径の縮小が必要不可欠であり、代表的な半導体記
憶装置である４メガビットダイナミックランダムアクセ
スメモリー（４Ｍb ＤＲＡＭ）では、０．８μｍ程度、
１６Ｍb ＤＲＡＭでは０．５μｍ程度、さらに６４Ｍb
ＤＲＡＭでは０．３５μｍ程度の径のコンタクトホール
が要求されている。以下、縮小化の要求が最も厳しいダ
イナミックランダムアクセスメモリーのビット線コンタ
クトホールを例に挙げ、それを図２に第１の例として示
し、以下順を追って説明する。
ホール径の縮小が必要不可欠であり、代表的な半導体記
憶装置である４メガビットダイナミックランダムアクセ
スメモリー（４Ｍb ＤＲＡＭ）では、０．８μｍ程度、
１６Ｍb ＤＲＡＭでは０．５μｍ程度、さらに６４Ｍb
ＤＲＡＭでは０．３５μｍ程度の径のコンタクトホール
が要求されている。以下、縮小化の要求が最も厳しいダ
イナミックランダムアクセスメモリーのビット線コンタ
クトホールを例に挙げ、それを図２に第１の例として示
し、以下順を追って説明する。
【０００３】図２（ａ）半導体基板（図示せず）上にワ
ード線１形成後、その上に形成したシリコン酸化膜２上
にレジスト４を塗布する工程、図２（ｂ）レジスト４を
縮小投影型露光機（ステッパー）で露光した後、有機溶
媒などで現像し、コンタクトホール６部のパターンを形
成する工程、図２（ｃ）レジスト４をマスクにシリコン
酸化膜２をフルオロカーボンプラズマなどにより、異方
的にエッチングしてコンタクトホール６を形成する工
程、図２（ｄ）レジスト４をＯ2プラズマで除去する工
程を順次行なうことにより達成される。そして図２
（ｅ）のように、このコンタクトホール６にビット線材
をスパッタリングなどで堆積し、パターニングすること
によりビット線５が形成される。
ード線１形成後、その上に形成したシリコン酸化膜２上
にレジスト４を塗布する工程、図２（ｂ）レジスト４を
縮小投影型露光機（ステッパー）で露光した後、有機溶
媒などで現像し、コンタクトホール６部のパターンを形
成する工程、図２（ｃ）レジスト４をマスクにシリコン
酸化膜２をフルオロカーボンプラズマなどにより、異方
的にエッチングしてコンタクトホール６を形成する工
程、図２（ｄ）レジスト４をＯ2プラズマで除去する工
程を順次行なうことにより達成される。そして図２
（ｅ）のように、このコンタクトホール６にビット線材
をスパッタリングなどで堆積し、パターニングすること
によりビット線５が形成される。
【０００４】ここで、ビット線コンタクトホール径は前
記（ｂ）の工程でほぼ決定されるので、微細ビット線コ
ンタクトホール形成には、レジストを微小寸法に露光、
現像することが必要不可欠である。つまり、ステッパー
の解像度が要求され、ビット線コンタクトホール径と同
程度であることが必要である。
記（ｂ）の工程でほぼ決定されるので、微細ビット線コ
ンタクトホール形成には、レジストを微小寸法に露光、
現像することが必要不可欠である。つまり、ステッパー
の解像度が要求され、ビット線コンタクトホール径と同
程度であることが必要である。
【０００５】ステッパーの解像度は、一般にＲ＝Ｋλ／
ＮＡ（Ｒ：ステッパーの解像度、λ：光源の波長、Ｎ
Ａ：レンズの開口数、Ｋ：レジストプロセスにより決定
される係数、通常０．８）で表わされるので、０．５μ
ｍ径のレジストパターンを形成するにはＮＡ＝０．５程
度のｉ線ステッパー(λ＝３６５ｎｍ)、またはＮＡ＝
０．４程度のＫｒＦエキシマレーザーステッパー(λ＝
２４８ｎｍ)が必要とされている。
ＮＡ（Ｒ：ステッパーの解像度、λ：光源の波長、Ｎ
Ａ：レンズの開口数、Ｋ：レジストプロセスにより決定
される係数、通常０．８）で表わされるので、０．５μ
ｍ径のレジストパターンを形成するにはＮＡ＝０．５程
度のｉ線ステッパー(λ＝３６５ｎｍ)、またはＮＡ＝
０．４程度のＫｒＦエキシマレーザーステッパー(λ＝
２４８ｎｍ)が必要とされている。
【０００６】前述したビット線コンタクトホールの形成
は、コンタクトホール形成の基本とも言ってよいもので
あり、その技術の一つの適用例として、半導体記憶装置
のストレージ電極部の形成方法の従来例を、図３に従来
例その２として示し、以下に順に説明する。
は、コンタクトホール形成の基本とも言ってよいもので
あり、その技術の一つの適用例として、半導体記憶装置
のストレージ電極部の形成方法の従来例を、図３に従来
例その２として示し、以下に順に説明する。
【０００７】図３（ａ）半導体基板１１上に、周知の方
法で素子分離膜１３を形成し、それで分離された領域
に、ゲート酸化膜１４、ゲート電極１５、ソース、ドレ
インとなる拡散層１２からなるトランジスタなどの回路
素子を形成する工程、図３（ｂ）その上に絶縁膜である
窒化シリコン１６を堆積する工程、図３（ｃ）その上
に、絶縁膜であるシリコン酸化（酸化けい素）膜１７、
導電材のポリシリコン（多結晶けい素）膜１８、絶縁膜
のシリコン酸化膜１９を順次堆積し、コンタクトホール
３０をパターニング開口する工程、図３（ｄ）その上に
ポリシリコン膜２１を形成し、図３（ｅ）ストレージ電
極部となるためのパターニングを行ない、図３（ｆ）前
記シリコン酸化膜１７、１９をふっ化水素水溶液で除去
する工程、図３（ｇ）残った櫛状の前記ポリシリコン膜
１８、２１の上に、キャパシタ膜２２を形成して、その
上にストレージ電極となるポリシリコン２３を堆積し、
その後セルプレート、ビット線を形成する工程を実施す
ることにより半導体記憶装置のストレージ電極部を中心
にした構造が形成される。
法で素子分離膜１３を形成し、それで分離された領域
に、ゲート酸化膜１４、ゲート電極１５、ソース、ドレ
インとなる拡散層１２からなるトランジスタなどの回路
素子を形成する工程、図３（ｂ）その上に絶縁膜である
窒化シリコン１６を堆積する工程、図３（ｃ）その上
に、絶縁膜であるシリコン酸化（酸化けい素）膜１７、
導電材のポリシリコン（多結晶けい素）膜１８、絶縁膜
のシリコン酸化膜１９を順次堆積し、コンタクトホール
３０をパターニング開口する工程、図３（ｄ）その上に
ポリシリコン膜２１を形成し、図３（ｅ）ストレージ電
極部となるためのパターニングを行ない、図３（ｆ）前
記シリコン酸化膜１７、１９をふっ化水素水溶液で除去
する工程、図３（ｇ）残った櫛状の前記ポリシリコン膜
１８、２１の上に、キャパシタ膜２２を形成して、その
上にストレージ電極となるポリシリコン２３を堆積し、
その後セルプレート、ビット線を形成する工程を実施す
ることにより半導体記憶装置のストレージ電極部を中心
にした構造が形成される。
【０００８】このような構造にすると、ストレージ電極
（ポリシリコン）２３の上、下、横面にキャパシタ膜２
２が形成されたものとなり、キャパシタ容量が増加し、
ソフトエラー耐性のある半導体記憶装置が実現できる。
（ポリシリコン）２３の上、下、横面にキャパシタ膜２
２が形成されたものとなり、キャパシタ容量が増加し、
ソフトエラー耐性のある半導体記憶装置が実現できる。
【０００９】
【発明が解決しようとする課題】しかし、以上述べた方
法のうちｉ線ステッパーを使用する方法では、例えば６
４Ｍb ＤＲＡＭで必要とされる０．３５μｍ径程度のレ
ジストパターンを形成することができないので、微細ビ
ット線コンタクトホールおよびストレージ電極部を製作
できないという問題点がある。
法のうちｉ線ステッパーを使用する方法では、例えば６
４Ｍb ＤＲＡＭで必要とされる０．３５μｍ径程度のレ
ジストパターンを形成することができないので、微細ビ
ット線コンタクトホールおよびストレージ電極部を製作
できないという問題点がある。
【００１０】また、ＫｒＦエキシマレーザーステッパー
ではＮＡ＝０．５５程度のレンズを用いることにより
０．３５μｍ径程度のパターンを形成することが可能だ
が、 （ａ）ＫｒＦエキシマレーザーの寿命が１０６ショット
程度と短いので量産には不向きなこと、 （ｂ）ＫｒＦ
エキシマレーザーステッパーの位置合わせ精度が±０．
３μｍとコンタクトホール径と同程度なので、パターン
ずれの危険性が高いといった問題点があり実用上満足で
きるものではない。
ではＮＡ＝０．５５程度のレンズを用いることにより
０．３５μｍ径程度のパターンを形成することが可能だ
が、 （ａ）ＫｒＦエキシマレーザーの寿命が１０６ショット
程度と短いので量産には不向きなこと、 （ｂ）ＫｒＦ
エキシマレーザーステッパーの位置合わせ精度が±０．
３μｍとコンタクトホール径と同程度なので、パターン
ずれの危険性が高いといった問題点があり実用上満足で
きるものではない。
【００１１】（ｃ）また近来、位相差露光法が提案され
ているが、まだ実用性に問題が多い。
ているが、まだ実用性に問題が多い。
【００１２】この発明は、前述の問題点を解決し、例え
ば１６Ｍb ＤＲＡＭ以降の半導体記憶装置で必要とされ
る０．５μｍ径以下のコンタクトホールを、前述の既存
製造装置で容易に形成でき、従って高精度の半導体記憶
装置を提供することを目的とする。
ば１６Ｍb ＤＲＡＭ以降の半導体記憶装置で必要とされ
る０．５μｍ径以下のコンタクトホールを、前述の既存
製造装置で容易に形成でき、従って高精度の半導体記憶
装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】この発明は、前述の目的
達成のため、絶縁層上に導電層を形成し、導電層上に目
標とするコンタクトホールの径よりも大きい径のホール
を有するマスクパターンを形成し、このマスクパターン
をマスクにして、導電層をテーパ状にエッチングし、エ
ッチングされた導電層をマスクにして、絶縁層中にコン
タクトホールを形成し、コンタクトホール及びテーパ状
に形成された導電層上にストレージ電極形成用の導電材
を形成するようにしたものである。
達成のため、絶縁層上に導電層を形成し、導電層上に目
標とするコンタクトホールの径よりも大きい径のホール
を有するマスクパターンを形成し、このマスクパターン
をマスクにして、導電層をテーパ状にエッチングし、エ
ッチングされた導電層をマスクにして、絶縁層中にコン
タクトホールを形成し、コンタクトホール及びテーパ状
に形成された導電層上にストレージ電極形成用の導電材
を形成するようにしたものである。
【００１４】
【作用】本発明は前述のように、目標のコンタクトホー
ルの径より大きい径のレジストパターンで目標のコンタ
クトホールを形成できるようにしたので、既存のｉ線ス
テッパーなどで十分微小なコンタクトホールを形成で
き、従って半導体記憶装置の集積度も向上する。
ルの径より大きい径のレジストパターンで目標のコンタ
クトホールを形成できるようにしたので、既存のｉ線ス
テッパーなどで十分微小なコンタクトホールを形成で
き、従って半導体記憶装置の集積度も向上する。
【００１５】
【実施例】図１はこの発明の基本とも言える第１の実施
例を示す工程断面図であり、以下順に説明する。
例を示す工程断面図であり、以下順に説明する。
【００１６】図１（ａ）従来同様、まずワード線１形成
後、その上に形成した絶縁膜であるシリコン酸化膜２上
に導電材であるポリシリコン３を堆積する。
後、その上に形成した絶縁膜であるシリコン酸化膜２上
に導電材であるポリシリコン３を堆積する。
【００１７】図１（ｂ）その上にレジスト４を塗布し、
露光および現像して、コンタクトホール部６をパターニ
ングする。
露光および現像して、コンタクトホール部６をパターニ
ングする。
【００１８】図１（ｃ）次に、コンタクトホール部６内
のポリシリコン３をテーパ状にエッチングする。なお、
このテーパ状になる条件は後述する。
のポリシリコン３をテーパ状にエッチングする。なお、
このテーパ状になる条件は後述する。
【００１９】図１（ｄ）次いで、前記レジスト４とテー
パ状にしたポリシリコン３をマスクにして、シリコン酸
化膜２を異方的にエッチングして、コンタクトホール６
を形成する。
パ状にしたポリシリコン３をマスクにして、シリコン酸
化膜２を異方的にエッチングして、コンタクトホール６
を形成する。
【００２０】図１（ｅ）そして、レジスト４をＯ ２ プラ
ズマで除去し、図１（ｆ）ビット線材をスパッタリング
などで堆積し、パターニングしてビット線５を形成す
る。
ズマで除去し、図１（ｆ）ビット線材をスパッタリング
などで堆積し、パターニングしてビット線５を形成す
る。
【００２１】なお、前記（ｃ）および（ｄ）の工程はフ
ルオロカーボンブラズマを用いた同一エッチング条件で
連続的に実行される。
ルオロカーボンブラズマを用いた同一エッチング条件で
連続的に実行される。
【００２２】前記（ａ）工程で堆積するポリシリコン膜
厚ｄ1 および（ｂ）工程でのレジストパターン寸法ｌ1
は、図１（ｄ）に示す目標とするビット線コンタクトホ
ール径ｌ2 と（ｃ）および（ｄ）工程でのエッチング条
件に依存する。
厚ｄ1 および（ｂ）工程でのレジストパターン寸法ｌ1
は、図１（ｄ）に示す目標とするビット線コンタクトホ
ール径ｌ2 と（ｃ）および（ｄ）工程でのエッチング条
件に依存する。
【００２３】例えばｌ2 ＝０．３５μｍにしたいとき、
平行平板型のプラズマエッチング装置で、エッチングす
る場合、その条件を圧力０．６Torr、エッチングガスＡ
ｒ／ＣＨＦ3 ／ＣＦ4 ＝８００／２０／２０SCCM、高周
波電源周波数３８０kHz 、高周波電源電力７５０Ｗ、電
極間隔９mm、上部電極冷媒温度２０℃、下部電極冷媒温
度−２０℃とすると、ポリシリコン３のテーパ角θが４
５°となるので、ｌ1 ，ｌ2 ，ｄ1 ，θの関係式ｌ1 ＝
ｌ2 ＋２ｄ1 ／tan θから、ｄ1 ＝０．１μｍならばｌ
1 ＝０．５５μｍ，ｄ1 ＝０．２μｍならばｌ1 ＝０．
７５μｍと設定すればよい。
平行平板型のプラズマエッチング装置で、エッチングす
る場合、その条件を圧力０．６Torr、エッチングガスＡ
ｒ／ＣＨＦ3 ／ＣＦ4 ＝８００／２０／２０SCCM、高周
波電源周波数３８０kHz 、高周波電源電力７５０Ｗ、電
極間隔９mm、上部電極冷媒温度２０℃、下部電極冷媒温
度−２０℃とすると、ポリシリコン３のテーパ角θが４
５°となるので、ｌ1 ，ｌ2 ，ｄ1 ，θの関係式ｌ1 ＝
ｌ2 ＋２ｄ1 ／tan θから、ｄ1 ＝０．１μｍならばｌ
1 ＝０．５５μｍ，ｄ1 ＝０．２μｍならばｌ1 ＝０．
７５μｍと設定すればよい。
【００２４】同様にｌ2 ＝０．３５μｍ目標のとき、平
行平板型のプラズマエッチング装置でエッチングする場
合、その条件を圧力１．０Torr、エッチングガスＡｒ／
ＣＨＦ3 ／ＣＦ4 ＝８００／８０／８０SCCM、高周波電
源周波数３８０kHz 、高周波電源電力７５０Ｗ、電極間
隔９mm、上部電極冷媒温度２０℃、下部電極冷媒温度−
２０℃とすると、ポリシリコンのテーパ角θが５５°と
なるので、関係式ｌ1 ＝ｌ2 ＋２ｄ1 ／tan θからｄ1
＝０．１μｍならばｌ1 ＝０．４８μｍ、ｄ1 ＝０．２
μｍならばｌ1 ＝０．６２μｍと設定すればよい。即
ち、既存のｉ線ステッパーなどで十分形成できる範囲の
設定である。
行平板型のプラズマエッチング装置でエッチングする場
合、その条件を圧力１．０Torr、エッチングガスＡｒ／
ＣＨＦ3 ／ＣＦ4 ＝８００／８０／８０SCCM、高周波電
源周波数３８０kHz 、高周波電源電力７５０Ｗ、電極間
隔９mm、上部電極冷媒温度２０℃、下部電極冷媒温度−
２０℃とすると、ポリシリコンのテーパ角θが５５°と
なるので、関係式ｌ1 ＝ｌ2 ＋２ｄ1 ／tan θからｄ1
＝０．１μｍならばｌ1 ＝０．４８μｍ、ｄ1 ＝０．２
μｍならばｌ1 ＝０．６２μｍと設定すればよい。即
ち、既存のｉ線ステッパーなどで十分形成できる範囲の
設定である。
【００２５】本実施例ではポリシリコン３を堆積した後
に前記（ｂ）以降の一連の工程を実行しているが、ポリ
シリコン３にリン（Ｐ）などの不純物をドーピングした
後に（ｂ）以降の一連の工程を実行しても同様の効果を
実現することが可能であり、本発明の範囲から除外する
ものではない。また本願発明をダイナミックランダムア
クセスメモリー以外のＩＣにも適応できることは言うま
でもない。
に前記（ｂ）以降の一連の工程を実行しているが、ポリ
シリコン３にリン（Ｐ）などの不純物をドーピングした
後に（ｂ）以降の一連の工程を実行しても同様の効果を
実現することが可能であり、本発明の範囲から除外する
ものではない。また本願発明をダイナミックランダムア
クセスメモリー以外のＩＣにも適応できることは言うま
でもない。
【００２６】以上述べたコンタクトホール形成方法の考
えを、半導体記憶装置のストレージ電極部の形成に適用
した実施例が図４ないし図５に示す第２の実施例であ
り、以下、まずその工程を順に説明する。
えを、半導体記憶装置のストレージ電極部の形成に適用
した実施例が図４ないし図５に示す第２の実施例であ
り、以下、まずその工程を順に説明する。
【００２７】図４（ａ）まず、従来同様、半導体基板１
１上に素子分離膜１３を形成し、ゲート酸化膜１４、ゲ
ート電極１５、ソース、ドレイン拡散層１２などを形成
する。
１上に素子分離膜１３を形成し、ゲート酸化膜１４、ゲ
ート電極１５、ソース、ドレイン拡散層１２などを形成
する。
【００２８】図４（ｂ）次に、その上にこれも従来同
様、シリコン窒化膜１６を堆積する。
様、シリコン窒化膜１６を堆積する。
【００２９】図４（ｃ）そしてさらに従来同様、シリコ
ン酸化膜１７、ポリシリコン膜１８、シリコン酸化膜１
９を順次堆積、積層する。
ン酸化膜１７、ポリシリコン膜１８、シリコン酸化膜１
９を順次堆積、積層する。
【００３０】図４（ｄ）次いでその上に、レジスト２０
を塗布し、コンタクトホール形成のためのパターニング
３１を行なう。このときのコンタクトホールパターン３
１の径を、図示の通りｌ1 とする。これは後述するよう
に目標のコンタクトホールの径より大きい。
を塗布し、コンタクトホール形成のためのパターニング
３１を行なう。このときのコンタクトホールパターン３
１の径を、図示の通りｌ1 とする。これは後述するよう
に目標のコンタクトホールの径より大きい。
【００３１】図４（ｅ）そのパターン３１をマスクにし
て、前記積層した最上層のシリコン酸化膜１９をエッチ
ングし、次いでその下のポリシリコン膜１８をテーパ状
にエッチングする。その条件は第１の実施例で説明した
条件と同様であるが、後述もする。その後、そのテーパ
状に形成されたポリシリコン膜１８をマスクにして、そ
の下層のシリコン酸化膜１７、シリコン窒化膜１６をエ
ッチングしてコンタクトホール３２を形成する。その後
前記レジスト２０を除去する。
て、前記積層した最上層のシリコン酸化膜１９をエッチ
ングし、次いでその下のポリシリコン膜１８をテーパ状
にエッチングする。その条件は第１の実施例で説明した
条件と同様であるが、後述もする。その後、そのテーパ
状に形成されたポリシリコン膜１８をマスクにして、そ
の下層のシリコン酸化膜１７、シリコン窒化膜１６をエ
ッチングしてコンタクトホール３２を形成する。その後
前記レジスト２０を除去する。
【００３２】図４（ｆ）次いで、その上の全面にポリシ
リコン２１を堆積する。
リコン２１を堆積する。
【００３３】図５（ｇ）そして、ストレージ電極部のパ
ターニングを図のように従来同様行なう。
ターニングを図のように従来同様行なう。
【００３４】図５（ｈ）次いで、そのストレージ電極部
の前記積層したシリコン酸化膜１７、１９をシリコン窒
化膜１６を保護膜としてふっ化水素水溶液で除去する。
の前記積層したシリコン酸化膜１７、１９をシリコン窒
化膜１６を保護膜としてふっ化水素水溶液で除去する。
【００３５】図５（ｉ）前記シリコン酸化膜１７、１９
除去で残ったポリシリコン膜１８、１９の上に従来同様
キャパシタ膜２２を形成する。
除去で残ったポリシリコン膜１８、１９の上に従来同様
キャパシタ膜２２を形成する。
【００３６】図５（ｊ）そしてこれも従来同様、前記ま
で形成されたキャパシタ膜の上にストレージ電極となる
ポリシリコン２３を形成し、セルプレートなどを形成
し、ストレージ電極部の形成を完了する。
で形成されたキャパシタ膜の上にストレージ電極となる
ポリシリコン２３を形成し、セルプレートなどを形成
し、ストレージ電極部の形成を完了する。
【００３７】前述の図４（ｄ）で示したように、コンタ
クトホール形成のためのレジストパターン２０のホール
の径をｌ1 、ポリシリコン膜１８の厚さをｄ1 、図４
（ｅ）でのポリシリコン膜１８のテーパ角をθとする
と、目標のコンタクトホールの径ｌ2 は、第１の実施例
でも説明したことから、下地段差の影響を考慮すると、 ｌ2 ≦ｌ1 −２ｄ1 ／ｔａｎθ で表わされる。
クトホール形成のためのレジストパターン２０のホール
の径をｌ1 、ポリシリコン膜１８の厚さをｄ1 、図４
（ｅ）でのポリシリコン膜１８のテーパ角をθとする
と、目標のコンタクトホールの径ｌ2 は、第１の実施例
でも説明したことから、下地段差の影響を考慮すると、 ｌ2 ≦ｌ1 −２ｄ1 ／ｔａｎθ で表わされる。
【００３８】従って、例えば６４Ｍb ＤＲＡＭで要求さ
れるｌ2 ＝０．３５μｍを目標とした場合、第１の実施
例で説明した通り所定の条件でエッチングすると種々の
テーパ角を得られる。その説明にもある通り、テーパ角
θを４５°にするには、上式からｄ1 ＝０．１３μｍの
ときｌ1 ＝０．６１μｍでよいことになる。これは既存
のｉ線ステッパーなどでレジストパターンが十分できる
値である。また、ｉ線ステッパーの位置合わせ精度の点
から、ｄ1 の値を決定することも可能であり、その精度
を０．１５μｍとすると、ｄ1 ＝０．１５μｍとするこ
とによりｉ線ステッパーの位置合わせずれを吸収するこ
とができる。
れるｌ2 ＝０．３５μｍを目標とした場合、第１の実施
例で説明した通り所定の条件でエッチングすると種々の
テーパ角を得られる。その説明にもある通り、テーパ角
θを４５°にするには、上式からｄ1 ＝０．１３μｍの
ときｌ1 ＝０．６１μｍでよいことになる。これは既存
のｉ線ステッパーなどでレジストパターンが十分できる
値である。また、ｉ線ステッパーの位置合わせ精度の点
から、ｄ1 の値を決定することも可能であり、その精度
を０．１５μｍとすると、ｄ1 ＝０．１５μｍとするこ
とによりｉ線ステッパーの位置合わせずれを吸収するこ
とができる。
【００３９】さらに例えば２５６Ｍb ＤＲＡＭで要求さ
れるｌ2 ＝０．２５μｍ目標とした場合にも、前記同様
の条件でｄ1 ＝０．１８μｍのとき、ｌ1 ≧０．６１μ
ｍとなり、やはりｉ線ステッパーなどで十分パターン形
成が可能である。
れるｌ2 ＝０．２５μｍ目標とした場合にも、前記同様
の条件でｄ1 ＝０．１８μｍのとき、ｌ1 ≧０．６１μ
ｍとなり、やはりｉ線ステッパーなどで十分パターン形
成が可能である。
【００４０】また、ｌ２＝０．３５μｍを目標とした場
合、第１の実施例で説明した２番目の条件でエッチング
するとテーパ角θが５５°となるので、ｄ１＝０．１８
μｍのときｌ１≧０．６μｍとなり、やはり既存のｉ線
ステッパーなどで十分パターン形成ができる。前記同様
のｉ線ステッパーの位置合わせずれのことを考えると、
その位置合わせ精度を０．１５μｍとすると、ｄ１＝
０．２１μｍとすることによりその位置合わせずれを吸
収できる。
合、第１の実施例で説明した２番目の条件でエッチング
するとテーパ角θが５５°となるので、ｄ１＝０．１８
μｍのときｌ１≧０．６μｍとなり、やはり既存のｉ線
ステッパーなどで十分パターン形成ができる。前記同様
のｉ線ステッパーの位置合わせずれのことを考えると、
その位置合わせ精度を０．１５μｍとすると、ｄ１＝
０．２１μｍとすることによりその位置合わせずれを吸
収できる。
【００４１】前記条件でｌ2 ＝０．２５μｍを目標とし
た場合も、ｄ1 ＝０．２５μｍのとき、ｌ1 ≧０．６μ
ｍとなり、これも十分既存のｉ線ステッパーでパターン
形成できる値である。
た場合も、ｄ1 ＝０．２５μｍのとき、ｌ1 ≧０．６μ
ｍとなり、これも十分既存のｉ線ステッパーでパターン
形成できる値である。
【００４２】以上説明したように、本実施例によれば目
標とする径のコンタクトホールを単に異方的に形成する
場合に比べて、ストレージ電極の容量が増加するので、
よりソフトエラー耐性のある半導体記憶装置が得られ
る。
標とする径のコンタクトホールを単に異方的に形成する
場合に比べて、ストレージ電極の容量が増加するので、
よりソフトエラー耐性のある半導体記憶装置が得られ
る。
【００４３】以上説明したテーパ角をつけるエッチング
は、他の条件でもできることは言うまでもない。例え
ば、ポリシリコン膜の厚さｄ1 （図４では１８）を変化
させることにより、コンタクトホール径ｌ2 ≦０．３５
μｍを、コンタクトホールレジストパターン寸法ｌ1 ≧
０．６μｍで実現できるので、本発明の範囲からこれを
除外するものではない。
は、他の条件でもできることは言うまでもない。例え
ば、ポリシリコン膜の厚さｄ1 （図４では１８）を変化
させることにより、コンタクトホール径ｌ2 ≦０．３５
μｍを、コンタクトホールレジストパターン寸法ｌ1 ≧
０．６μｍで実現できるので、本発明の範囲からこれを
除外するものではない。
【００４４】また、本実施例ではテーパ上にエッチング
するポリシリコン膜は１層としたが、これは２層以上あ
っても同様の効果を得られるし、その全部の層をテーパ
状にしなくても同様であることは無論であり、これも本
発明の範囲から除外するものではない。
するポリシリコン膜は１層としたが、これは２層以上あ
っても同様の効果を得られるし、その全部の層をテーパ
状にしなくても同様であることは無論であり、これも本
発明の範囲から除外するものではない。
【００４５】
【発明の効果】以上詳細に説明したようにこの発明によ
れば、導電層上に目的とするコンタクトホールの径より
も大きい径のホールを有するマスクパターンを形成し、
このマスクパターンをマスクにして、導電層をテーパ状
にエッチングし、エッチングされた導電層をマスクにし
て、絶縁層中にコンタクトホールを形成するようにした
ので、６４ＭｂＤＲＡＭなどの半導体記憶装置で要求さ
れるハーフミクロン以下の径をもつコンタクトホールを
既存のｉ線ステッパーなどを利用して形成することがで
きる。
れば、導電層上に目的とするコンタクトホールの径より
も大きい径のホールを有するマスクパターンを形成し、
このマスクパターンをマスクにして、導電層をテーパ状
にエッチングし、エッチングされた導電層をマスクにし
て、絶縁層中にコンタクトホールを形成するようにした
ので、６４ＭｂＤＲＡＭなどの半導体記憶装置で要求さ
れるハーフミクロン以下の径をもつコンタクトホールを
既存のｉ線ステッパーなどを利用して形成することがで
きる。
【００４６】これによりＫｒＦエキシマレーザステッパ
ーなどに付随する実用上の問題点を解決して実用性の高
いビット線コンタクトホール形成プロセスを確立するこ
とができる。
ーなどに付随する実用上の問題点を解決して実用性の高
いビット線コンタクトホール形成プロセスを確立するこ
とができる。
【００４７】従って既存のプロセスで、より高密度の半
導体記憶装置を製造できる。
導体記憶装置を製造できる。
【図１】本発明の第１の実施例
【図２】従来例その１
【図３】従来例その２
【図４】本発明の第２の実施例（その１）
【図５】本発明の第２の実施例（その２）
１ ワード線 ２ シリコン酸化膜 ３ ポリシリコン ４ レジスト ５ ビット線 ６ コンタクトホール
Claims (1)
- 【請求項１】 半導体基板上にトランジスタを形成する
工程と、 前記トランジスタ上に絶縁層を形成する工程と、 前記絶縁層上に導電層を形成する工程と、 前記導電層上に、目標とするコンタクトホールの径より
大きい径のホールを有するマスクパターンを形成する工
程と、 前記マスクパターンをマスクにして、前記導電層をテー
パ状にエッチングする工程と、 前記テーパ状にエッチングされた導電層をマスクにし
て、前記絶縁層中にコンタクトホールを形成する工程
と、 前記コンタクトホール内及び前記テーパ状に形成された
導電層上にストレージ電極形成用の導電材を形成する工
程と、 前記ストレージ電極形成用の導電材及び前記導電層上に
誘電体を形成する工程と、 前記誘電体上にプレート電極形成用の誘電材を形成する
工程とを備えたことを特徴とする半導体記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00078892A JP3200455B2 (ja) | 1991-01-14 | 1992-01-07 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-2626 | 1991-01-14 | ||
| JP262691 | 1991-01-14 | ||
| JP00078892A JP3200455B2 (ja) | 1991-01-14 | 1992-01-07 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529479A JPH0529479A (ja) | 1993-02-05 |
| JP3200455B2 true JP3200455B2 (ja) | 2001-08-20 |
Family
ID=26333867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00078892A Expired - Fee Related JP3200455B2 (ja) | 1991-01-14 | 1992-01-07 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3200455B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE9304145D0 (sv) * | 1993-12-10 | 1993-12-10 | Pharmacia Lkb Biotech | Sätt att tillverka hålrumsstrukturer |
| US5658829A (en) * | 1995-02-21 | 1997-08-19 | Micron Technology, Inc. | Semiconductor processing method of forming an electrically conductive contact plug |
| JP2896978B2 (ja) * | 1995-07-03 | 1999-05-31 | エルジイ・セミコン・カンパニイ・リミテッド | 半導体素子の多層配線形成方法 |
| JP2002208633A (ja) * | 2001-01-10 | 2002-07-26 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP3543968B1 (ja) | 2003-01-31 | 2004-07-21 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| JP5146209B2 (ja) | 2008-09-11 | 2013-02-20 | 株式会社リコー | 画像形成装置 |
| JP2020177958A (ja) | 2019-04-15 | 2020-10-29 | 東京エレクトロン株式会社 | 基板処理方法及び基板処理装置 |
-
1992
- 1992-01-07 JP JP00078892A patent/JP3200455B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529479A (ja) | 1993-02-05 |
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