KR20000008910A - 반도체소자의 제조방법 및 이를 이용한 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 사각형태이며 상하, 좌우로 소정간격 이격되며 배열되는 고립패턴의 형성시 광학적 근접효과 및 브릿지현상을 방지할 수 있는 반도체소자의 제조방법 및 이를 이용한 커패시터 제조방법에 관한 것이다.
본 발명에 의한 커패시터의 제조방법은 반도체기판 상에 복수의 콘택홀을 형성하는 단계; 상기 콘택홀을 매몰시키며 소정두께의 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막상에 층간막을 형성하는 단계; 상기 층간막을 사진식각공정을 수행하여 상기 콘택홀 상부로는 라인으로 형성되며, 상기 라인과 라인은 스페이스로되는 복수개의 제 1 층간막 패턴을 형성하는 단계; 상기 제 1 층간막 패턴을 사진식각공정을 수행하여 상기 제 1 층간막 패턴의 라인방향과 수직하게 가로지르며, 상기 라인하부의 콘택홀 사이가 스페이스가되도록하는 복수개의 제 2 층간막 패턴을 형성하는 단계; 상기 제 2 층간막 패턴을 식각마스크로하여 상기 폴리실리콘막을 식각하여 스토리지전극을 형성하는 단계를 구비하여 이루어진다.
따라서, 패턴의 광학적 근접효과와 브릿지 발생을 방지하여 커패시터의 정전용량을 증가시키고 신뢰성 및 원가절감을 향상시키는 효과가 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 사각형태이며 상하, 좌우로 소정간격 이격되며 연속적으로 배열되는 고립패턴의 형성시 광학적 근접효과(Optical Proximity Effect) 및 브릿지(Bridge)현상을 방지할 수 있는 반도체소자의 제조방법 및 이를 이용한 커패시터 제조방법에 관한 것이다.
통상, 반도체소자는 증착공정, 사진공정, 식각공정 및 이온주입공정 등의 일련의 공정들을 수행하여 이루어진다.
즉, 반도체소자는 반도체기판상에 다결정막, 산화막, 질화막 및 금속막 등과 같은 여러 층의 박막을 증착한 후, 사진공정, 식각공정 및 이온주입공정등을 통해 패턴(Pattern)을 형성시켜 완성한다. 상기 사진공정은 포토마스크(Photo Mask)인 레티클(Reticle)을 사용하여 원하는 반도체 집적회로의 패턴을 상기 반도체기판상에 형성시키는 반도체소자 제조공정의 핵심기술이다. 상기 사진공정은 노광시 사용하는 광원에 따라 16M DRAM, 64M DRAM 나아가서 256M 및 1G DRAM 이상의 반도체소자 제조공정에 이용되고 있다.
현재 상기 사진공정의 광원으로는 각각 g-line(436 nm), i-line(365 nm), DUV(248 nm) 및 KrF 레이저(193 nm) 등이 사용되고 있다. 상기 사진공정에 사용되는 포토레지스트(Photoresist)는 빛에 의해 화학반응이 일어나 일반적으로 용해도 따위가 변화되는 감광성 고분자재질로 만들어진다. 즉, 미세회로가 기형성된 레티클을 통하여 빛이 조사됨에 따라 빛이 조사된 포토레지스트 부분에는 화학반응이 일어나 빛이 조사되지 않은 부분에 비하여 더욱 가용성 재질로 변형되거나 불가용성 재질로 변형됨에 따라 적당한 현상액으로 현상하면 각각 포지티브(Positive) 또는 네가티브(Negative)형 포토레지스트 패턴이 형성된다. 상기 포토레지스트 패턴은 상기 사진공정 이후의 공정 즉, 식각 및 이온주입공정 등에서 마스크 역할을 한다. 상기 포토레지스트는 노광파장에 따라 g-line, i-line, DUV용 포토레지스트로 구분되며, 보통 상기 포토레지스트들은 광원의 노광파장보다 작은 크기의 패턴은 구현하기 어려운 문제점이 있다.
현재 반도체소자의 극미세화 및 고집적화가 진행됨에 따라 사진공정에서 요구하는 패턴의 해상도는 상기 노광파장 이하의 한계패턴을 요구하고 있다. 특히, 패턴형성의 어려움은 라인 앤 스페이스(Line And Space)패턴보다 고립(Isolation)패턴의 형성시 더 어려움이 있다. 따라서, 일례로 커패시터의 스토리지전극 형성시 상기 고립패턴형성의 관점에서 어려움이있다.
현재 DRAM(Dynamic Random Access Memory)소자는 기억용량의 증가에 비례하여 칩(Chip)면적은 증가되지만 커패시터의 점유면적은 감소된다. 그러나 상기 커패시터의 점유면적이 감소되더라도 전하의 축적에 필요한 정전용량은 확보되어야 한다. DRAM 소자의 대표적인 구조는 COB(Capacitor Over Bit line)구조로서, 비트라인(Bit line) 상에 커패시터를 형성하여 상기 커패시터의 스토리지전극의 두께를 높이고, 상기 스토리지전극 상에 상기 HSG막을 형성하여 커패시터의 정전용량을 증가시키고있다.
이하 종래의 방법에 의한 반도체소자의 커패시터 제조방법에 대하여 알아보고, 상기 커패시터 제조방법시 나타나는 문제점에 대하여 살펴본다.
도1 내지 도6은 종래의 방법에 의한 반도체소자의 커패시터 제조방법 을 설명하기 위한 공정단면도들이다.
도3a는 반도체기판상의 소정영역의 도3에 나타난 포토레지스트 패턴을 나타내는 평면도이다.
도7은 종래의 커패시터 제조방법시 스토리지전극 형성을 위한 레티클을 나타내는 모식도이다.
먼저 스토리지전극 형성을 위한 콘택홀을 형성하는 단계로서, 도1을 참조하면, 셀패드(4), 비트라인(8) 및 절연막(6)을 포함하는 하부구조를 갖는 반도체기판(2) 상에 상기 비트라인(8) 사이로 상기 셀패드(4)의 일부분이 노출되도록 콘택홀(10)을 형성한다.
계속해서 상기 콘택홀(10)을 매몰시키며 상기 반도체기판(2) 전면에 폴리실리콘막을 형성하는 단계로서, 도2를 참조하면 500 내지 530 ℃의 온도범위에서 사일렌(SiH4)가스와 포스핀(PH3)가스를 열분해시켜 폴리실리콘막(12)을 상기 콘택홀(10)을 매몰시키며 상기 반도체기판(2) 전면에 형성한다. 상기 폴리실리콘막(12)은 균일성, 순도 및 경제성면에서 저압화학기상증착법(Low Pressure Chemical Vapour Deposition)에 의해 증착시키는 것이 바람직하다. 상기 포스핀가스의 인(P)은 상기 폴리실리콘의 불순물로 작용한다. 상기 폴리실리콘막(12)의 형성방법이 다양할 수 있음은 당업자에게 당연하다. 상기 폴리실리콘막(12)의 두께는 스토리지전극의 표면적을 증가시키는 중요한 요소이다. 그러므로 커패시터의 정전용량을 증가시키기 위해 상기 폴리실리콘막(12)의 두께를 증가시켜야하나 공정마진때문에 한계가 있다.
계속해서 상기 폴리실리콘막(12)상에 스토리지전극 형성을 위한 포토레지스트 패턴을 형성하는 단계로서, 도3을 참조하면 상기 폴리실리콘막(12)상에 특정 포토레지스트를 도포한 후, 도7의 패턴(P1)이 기형성되어있는 레티클(R1)을 정렬시켜 노광 및 현상공정을 통하여 형성한 상기 포토레지스트 패턴(14)을 형성한다. 도3a는 상기 포토레지스트 패턴(14) 평면도를 나타내는 것으로서 광학적 근접효과에 의하여 상기 포토레지스트 패턴(14)의 모서리부분이 라운드형태로 형성된다. 또한, 상기 포토레지스트 패턴(14)이 서로 분리되지 않는 브릿지(15)가 나타난다.
계속해서 상기 포토레지스트 패턴(14)을 식각하여 스토리지전극을 형성하는 단계로서, 도4를 참조하면 상기 포토레지스트 패턴(14)을 식각마스크로 이용하여 상기 폴리실리콘막(12)을 식각함으로서 스토리지전극(12a)을 형성한다. 식각공정은 식각마스크의 형태를 그대로 하부박막에 전사하는 것으로서, 도3a의 포토레지스트 패턴(14)과 동일한 형태의 상기 스토리지전극(12a)이 형성된다.
계속해서 상기 스토리지전극(12a)상에 HSG막과 유전체막을 형성하는 단계로서, 도5를 참조하면, 상기 스토리지전극(12a)이 형성된 반도체기판(2)을 저압화학기상증착장치의 공정챔버로 이송시켜 공정챔버를 550 ℃, 1 Torr로 유지한 후, 표면반응성이 강한 실리콘계가스인 디사일렌(Si2H6), 또는 사일렌(SiH4)가스를 주입하여 상기 스토리지전극(12a) 표면 상에 핵생성을 유발시킨 후, 열처리를 하여 상기 핵의 열적이동에 의하여 표면이 울퉁불퉁한 반구형태의 HSG막(15)을 형성한다. 상기 HSG막(15)은 비정질실리콘(a-Si)에서 폴리실리콘(Poly Silicon)으로 상태천이하는 과정에서 상기 상태천이 온도영역에서 실리콘의 마이그레이션(Migration)에 의해 표면에너지가 가장 안정된 형태인 반구(Hemispherical)형태로 형성되는 현상을 이용하는 공정이다. 상기 HSG막(15)은 평평한 표면보다 2 내지 3배의 표면적을 갖는다. 다음 상기 HSG막(15) 표면에 디사일렌가스와 암모니아가스를 사용하여 질화막을 통상의 방법으로 형성한 후, 상기 질화막 표면을 산화시켜 NO 유전체막(18)을 형성한다. 상기 유전체막(18)은 통상적으로 사용가능한 것으로서 제한은 없다.
계속해서 상기 유전체막(18) 상에 플레이트전극을 증착하는 단계로서, 도6을 참조하면 상기 유전체막(18) 상에 폴리실리콘막을 증착하여 원하는 플레이트전극(20)을 형성하여 커패시터를 완성한다.
상술한 커패시터 제조방법으로부터 나타나는 문제점을 살펴보면 도7에서 보는 바와 같이 레티클(R1)에서는 패턴(P1)이 직사각형의 모양이나 광학적 근접효과에 의해서 실제 반도체기판(2)상에 형성되는 상기 포토레지스패턴(14)은 모서리부분이 라운드로 형성된다. 따라서, 상기 라운드는 상기 스토리지전극(12a)의 형성시 그대로 나타나 상기 스토리지전극(12a)의 표면적을 감소시켜 정전용량을 감소시킨다. 또한 소자의 미세화로 상기 포토레지스패턴(14)들이 서로 분리되지않는 브릿지(15)현상이 발생하여 상기 포토레지스패턴(14)의 형성을 위한 재작업을 유발하여 소자의 생산수율저하와 원가상승의 문제점이 있었다.
본 발명의 목적은, 사각형태이며 상하, 좌우로 소정간격 이격되며 연속적으로 배열되는 고립패턴의 형성시 광학적 근접효과 및 브릿지현상을 방지할 수 있는 반도체소자의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은, 상기 반도체소자의 제조방법을 이용하여 정전용량을 증가시키고, 소자의 신뢰성을 향상시킬 수 있는 커패시터 제조방법을 제공하는 데 있다.
도1 내지 도6은 종래의 방법에 의한 반도체소자의 커패시터 제조방법 을 설명하기 위한 공정단면도들이다.
도3a는 반도체기판상의 소정영역의 도3에 나타난 포토레지스트 패턴을 나타내는 평면도이다.
도7은 종래의 커패시터 제조방법시 스토리지전극 형성을 위한 레티클을 나타내는 모식도이다.
도8 내지 도14는 본 발명에 의한 반도체소자의 커패시터 제조방법을 설명하기 위한 공정단면도들이다.
도15a 내지 도15b는 본 발명의 커패시터 제조방법시 층간막 패턴 형성을 위한 레티클을 나타내는 모식도이다.
도16은 반도체기판상의 소정영역의 도11에 나타난 층간막 패턴의 평면도이다.
※도면의 주요부분에 대한 부호의 설명
2, 22 ; 반도체기판 4, 24 ; 셀패드
6, 26 ; 절연막 8, 28 ; 비트라인
10, 30 ; 콘택홀 12, 32 ; 폴리실리콘막
12a, 32a ; 스트리지전극 14 ; 포토레지스트패턴
15 ; 브릿지 16, 36 ; HSG막
18, 38 ; 유전체막 20, 40 ; 플레이트전극
34 ; 층간막 34a ; 층간막패턴
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은 하부구조를 갖는 반도체기판상에 사각형태이며 상하, 좌우로 소정간격 이격되며 연속적으로 배열되는 고립(Isolation)패턴을 형성하기 위한 반도체소자의 제조방법에 있어서, 상기 하부구조 상에 고립패턴용 박막을 형성하는 단계; 상기 고립패턴용 박막 상에 층간막(Inter Layer)을 형성하는 단계; 상기 층간막을 사진식각공정을 수행하여 상기 하부구조상의 고립패턴이 형성될 부분은 라인(Line)으로 형성되며, 상기 라인과 라인은 스페이스(Space)로되는 복수개의 제 1 층간막 패턴을 형성하는 단계; 상기 제 1 층간막 패턴을 사진식각공정을 수행하여 상기 제 1 층간막 패턴의 라인방향과 수직하게 가로지르며, 상기 라인형상의 제 1 층간막 패턴의 소정영역이 스페이스가되도록하는 복수개의 제 2 층간막 패턴을 형성하는 단계; 및 상기 제 2 층간막 패턴을 식각마스크로하여 상기 고립패턴용 박막을 식각하여 고립패턴을 형성하는 단계를 구비하여 이루어진다.
상기 층간막은 산화막일 수 있다.
본 발명인 반도체소자의 제조방법에 따른 반도체소자의 커패시터 제조방법은 하부구조가 형성되어 있는 반도체기판 상에 복수의 콘택홀을 형성하는 단계; 상기 콘택홀을 매몰시키며 상기 하부구조 위로 소정두께의 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막상에 층간막(Inter Layer)을 형성하는 단계; 상기 층간막을 사진식각공정을 수행하여 상기 콘택홀 상부로는 라인(Line)으로 형성되며, 상기 라인과 라인은 스페이스(Space)로되는 복수개의 제 1 층간막 패턴을 형성하는 단계; 상기 제 1 층간막 패턴을 사진식각공정을 수행하여 상기 제 1 층간막 패턴의 라인방향과 수직하게 가로지르며, 상기 라인하부의 콘택홀 사이가 스페이스가되도록하는 복수개의 제 2 층간막 패턴을 형성하는 단계; 상기 제 2 층간막 패턴을 식각마스크로하여 상기 폴리실리콘막을 식각하여 스토리지전극을 형성하는 단계; 상기 스토리지전극 상에 유전체막을 형성하는 단계; 및 상기 유전체막 상에 플레이트전극을 형성하는 단계를 구비하여 이루어진다.
상기 콘택홀 하부에는 셀패드(Cell Pad)를 형성할 수 있다.
상기 스토리지전극을 형성하는 폴리실리콘막은 인(P)을 불순물로 포함할 수 있으며, 상기 층간막은 산화막일 수 있다.
상기 스토리지전극상에 HSG막을 형성하는 단계를 더 첨부할 수 있다.
상기 유전체막은 NO (나이트라이드(N)/옥사이드(O))막 또는 ONO(옥사이드(O)/나이트라이드(N)/옥사이드(O))막일 수 있다.
본 발명은 사각형태이며 상하, 좌우로 소정간격 이격되며 연속적으로 배열되는 고립패턴의 형성시 광학적 근접효과 및 브릿지현상을 방지할 수 있는 반도체소자의 제조방법 및 이를 이용한 커패시터 제조방법에 관한 것이다. 본 발명은 커패시터의 스토리지전극이 규칙적인 배열구조를 갖는 점을 착안하여 두개의 서로 다른 방향의 라인 앤 스페이스 패턴의 레티클을 사용하여 상기 스토리지전극을 형성하고자한다. 즉, 상기 스토리지전극을 형성하는 폴리실리콘막상에 소정의 특정 층간막을 형성한 후, 상기 층간막상에 세로 방향의 라인 앤 스페이스 패턴을 갖는 레티클을 사용하여 스토리지전극의 Y축 스페이스를 형성하고, 연속하여 가로 방향의 라인 앤 스페이스 패턴을 갖는 레티클을 사용하여 스토리지전극의 X축 스페이스를 형성하여 상기 스토리지전극을 형성하기 위한 층간막 패턴을 형성한다. 다음 상기 층간막 패턴을 식각마스크로 사용하여 상기 폴리실리콘막을 식각하여 상기 스토리지전극을 형성한다.
이하, 본 발명의 구체적인 일 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
먼저 하부구조를 갖는 반도체기판상에 사각형태이며, 상하, 좌우로 소정간격 이격되며 연속적으로 배열되는 고립패턴을 형성하기 위한 반도체소자의 제조방법을 살펴보면, 처음 상기 하부구조 상에 고립패턴용 박막을 형성하는 단계로서, 상기 하부구조 상에 소정의 두께로 상기 고립패턴용 박막을 형성한다. 상기 고립패턴용 박막의 재질은 제한은 없으나 공정에 따라 적당한 재질로 형성할 수 있다.
계속해서 상기 고립패턴용 박막 상에 층간막을 형성하는 단계로서, 고립패턴의 형성시 식각마스크로 사용될 층간막으로 산화막을 형성한다. 상기 층간막은 제한은 없으나 상기 고립패턴용 박막과의 식각선택비가 큰것이 바람직하다.
계속해서 상기 층간막을 사진식각공정을 수행하여 상기 하부구조상의 고립패턴이 형성될 부분은 라인(Line)으로 형성되며, 상기 라인과 라인은 스페이스(Space)로되는 복수개의 제 1 층간막 패턴을 형성하는 단계로서, 상기 층간막상에 특정의 포토레지스트를 도포한 후, 라인 앤 스페이스가 형성된 레티클을 상기 포토레지스트상에 정렬하여 노광시킨다. 다음 상기 노광된 상기 포토레지스트를 현상하여 제 1 층간막 패턴을 형성한다. 상기 제 1 층간막 패턴의 라인의 선폭은 상기 고립패턴의 세로선폭과 동일하다.
계속해서 상기 제 1 층간막 패턴을 사진식각공정을 수행하여 상기 제 1 층간막 패턴의 라인방향과 수직하게 가로지르며, 상기 라인형상의 제 1 층간막 패턴의 소정영역이 스페이스가되도록하는 복수개의 제 2 층간막 패턴을 형성하는 단계로서, 상기 제 1 층간막 패턴상에 특정의 포토레지스트를 도포한 후, 상기 제 1 층간막 패턴형성시 사용된 레티클과 수직을 이루는 라인 앤 스페이스가 형성된 레티클을 상기 포토레지스트상에 정렬하여 노광시킨다. 다음 상기 노광된 상기 포토레지스트를 현상하여 제 2 층간막 패턴을 형성한다. 상기 제 2 층간막 패턴의 라인의 선폭은 상기 고립패턴의 가로선폭과 동일하다.
계속해서 상기 제 2 층간막 패턴을 식각마스크로하여 상기 고립패턴용 박막을 식각하여 고립패턴을 형성하는 단계로서, 상기 제 2 층간막 패턴을 식각마스크로하여 상기 고립패턴용 박막을 건식식각하여 고립패턴을 형성한다. 이때 상기 건식식각시 상기 제 2 층간막 패턴과 상기 고립패턴용 박막의 식각선택비가 커야만한다.
이하 상술한 본 발명을 이용한 반도체소자의 커패시터 제조방법에 대하여 알아보고, 본 발명의 의한 커패시터 제조방법의 효과에 대하여 살펴본다.
도8 내지 도14는 본 발명에 의한 반도체소자의 커패시터 제조방법을 설명하기 위한 공정단면도들이다.
도15a 내지 도15b는 본 발명의 커패시터 제조방법시 층간막 패턴을 형성하기 위한 레티클을 나타내는 모식도이며, 도15a의 레티클(R2)은 제 1 층간막 패턴을 형성시 사용할 수 있으며, 도15b의 레티클(R3)은 제 2 층간막 패턴을 형성시 사용할 수 있다.
도16은 상기 레티클(R2, R3)들이 상기 층간막상에 정렬된 상태와 상기 레티클(R2, R3)의 정렬에 따라 형성된 반도체기판상의 소정영역의 도11에 나타난 층간막 패턴의 평면도이다.
먼저 스토리지전극 형성을 위한 콘택홀을 형성하는 단계로서, 도8을 참조하면, 셀패드(24), 비트라인(28) 및 절연막(26)을 포함하는 하부구조를 갖는 반도체기판(22) 상에 상기 비트라인(28) 사이로 상기 셀패드(24)의 일부분이 노출되도록 콘택홀(30)을 형성한다. 현재 반도체소자가 고집적화되어감에 따라 콘택홀(30)의 깊이는 점점 깊어가고있다. 상기 콘택홀(30)의 깊이가 깊을 수록 원하는 패턴 프로파일을 얻기가 힘들다. 따라서, 상기 콘택홀(30) 하부에 형성되어 상기 콘택홀(30)의 실지 깊이를 조절하기 위하여 셀패드(24)를 형성시킨다. 즉, 상기 셀패드(24)의 높이만큼 상기 콘택홀(30)의 깊이를 줄여 상기 콘택홀(30)의 패턴 프로파일을 향상시킬 수 있다.
계속해서 상기 콘택홀(30)을 매몰시키며 상기 반도체기판(22) 전면에 폴리실리콘막을 형성하는 단계로서, 도9를 참조하면 상기 콘택홀(30)이 형성된 반도체기판(22)을 저압화학기상증착장치로 이송시켜 공정챔버를 500 내지 530 ℃의 온도범위에서 사일렌(SiH4)가스와 포스핀(PH3)가스를 열분해시켜 폴리실리콘막(32)을 상기 콘택홀(30)을 매몰시키며 소정두께로 상기 반도체기판(22) 전면에 증착한다. 상기 폴리실리콘막(32)은 균일성, 순도 및 경제성면에서 저압화학기상증착법에 의해 증착시키는 것이 바람직하다. 상기 포스핀가스의 인(P)은 상기 폴리실리콘막(32)의 불순물로 작용한다. 상기 폴리실리콘막(32)의 형성방법이 다양할 수 있음은 당업자에게 당연하다.
계속해서 상기 폴리실리콘막(32)상에 층간막을 형성하는 단계로서, 도10을 참조하면 후속공정에서 스토리지전극 형성시 식각마스크로 사용될 층간막(34)으로 산화막을 형성한다. 상기 층간막(34)의 재질은 제한은 없으나 상기 폴리실리콘막(32)과의 식각선택비가 큰것이 바람직하다.
계속해서 상기 층간막(34)을 사진식각공정을 수행하여 제 1 층간막 패턴을 형성하는 단계로서, 상기 층간막(34)상에 특정의 포토레지스트를 도포한 후, 라인 앤 스페이스의 패턴(P2)이 기형성된 도15a의 레티클(R2)을 상기 포토레지스트상에 정렬하여 노광시킨다. 다음 상기 노광된 상기 포토레지스트를 현상하여 상기 콘택홀(30) 상부로는 라인(Line)으로 형성되며, 상기 라인과 라인은 스페이스(Space)로되는 복수개의 포토레지스트패턴을 형성한 후, 상기 포토레지스트패턴을 식각마스크로 상기 층간막(34)을 식각하여 제 1 층간막 패턴(표시안함)을 형성한다. 상기 제 1 층간막 패턴의 라인의 선폭은 스토리지전극의 세로선폭과 동일하다.
계속해서 상기 제 1 층간막 패턴을 사진식각공정을 수행하여 제 2 층간막 패턴을 형성하는 단계로서, 도11을 참조하면 상기 제 1 층간막 패턴상에 특정의 포토레지스트를 도포한 후, 상기 제 1 층간막 패턴상에 특정의 포토레지스트를 도포한 후, 상기 레티클(R2)과 수직을 이루는 라인 앤 스페이스의 패턴(P3)이 기형성된 레티클(R3)을 상기 포토레지스트상에 정렬하여 노광시킨다. 다음 상기 노광된 상기 포토레지스트를 현상하여 상기 제 1 층간막 패턴의 라인방향과 수직하게 가로지르며, 상기 라인하부의 콘택홀(30) 사이가 스페이스가되도록하는 복수개의 포토레지스트패턴을 형성한 후, 상기 포토레지스트패턴을 식각마스크로 상기 제 1 층간막 패턴을 식각하여 제 2 층간막 패턴(34a)을 형성한다. 상기 제 2 층간막 패턴(34a)의 라인의 선폭은 스토리지전극의 가로선폭과 동일하다. 이때 제 1 층간막 패턴과 제 2 층간막 패턴(34a) 형성시 연속하여 상기 폴리실리콘막(32)이 식각되는 영역이 있으나 상기 층간막(34)과 상기 폴리실리콘막(32)의 식각선택비가 큰 식각가스를 사용함으로서 상기 층간막(34) 하부의 상기 폴리실리콘막(32)은 어텍(Attack)을 받지않도록한다. 상기 내용을 좀더 자세히 살펴보면 다음과 같다. 도16을 참조하면 먼저 도15a의 선폭 W2를 갖는 패턴(P2)이 형성되어 있는 레티클(R2)을 상기 층간막(34)상에 정렬하여 사진식각공정을 수행하여 상기 제 1 층간막 패턴을 형성하고, 다음 도15b의 선폭 W3을 갖는 패턴(P3)이 형성되어 있는 레티클(R3)을 상기 제 1 층간막 패턴상에 정렬하여 사진식각공정을 수행하여 상기 폴리실리콘막(32)상에 W2 × W3의 선폭을 갖는 패턴을 제 2 층간막 패턴(34a)을 형성한다. 상기 제 2 층간막 패턴(34a)은 후속공정의 스토리지전극을 형성하기위한 식각마스크로 사용된다. 따라서, 상기 제 2 층간막 패턴(34a)은 라인 앤 스페이스 패턴(P2, P3)을 갖는 레티클(15a, 15b)를 사용함으로서 종래의 도7과 같이 고립패턴(P1)을 갖는 레티클(R1)을 사용하여 형성한 도3a의 포토레지스트패턴(14)의 모서리에 나타나는 라운드 및 브릿지가 나타나지 않는다.
계속해서 스토리지전극을 형성하는 단계로서, 도12를 참조하면 상기 제 2 층간막 패턴(34a)을 식각마스크로하여 상기 폴리실리콘막(32)을 식각하여 스토리지전극(32a)을 형성한다.
계속해서 상기 스토리지전극(32a) 상에 HSG막과 유전체막을 차례로 형성하는 단계로서, 도13을 참조하면, 상기 HSG막(36)은 비정질실리콘(a-Si)에서 폴리실리콘(Poly Silicon)으로 상태천이하는 과정에서 상기 상태천이 온도영역에서 실리콘의 마이그레이션(Migration)에 의해 표면에너지가 가장 안정된 형태인 반구형태로 형성되는 현상을 이용하는 공정이다. 상기 HSG막(36)은 평평한 표면보다 2 내지 3배의 표면적을 갖는다. 상기 HSG막(36)은 저압화학기상증착법으로 형성한다. 즉, 공정챔버를 550 ℃, 1 Torr로 유지한 후, 표면반응성이 강한 실리콘계가스인 Si2H6, 또는 SiH4가스를 주입하여 상기 스토리지전극(32a) 표면상에 핵생성을 유발시킨 후, 열처리를 하여 상기 핵의 열적이동에 의하여 표면이 울퉁불퉁한 반구형태인 HSG막(36)이 형성된다. 다음 상기 HSG막(36) 상에 유전체막(38)을 형성한다. 상기 HSG막(36) 표면에 디사일렌가스와 암모니아가스를 사용하여 질화막을 통상의 방법으로 형성한 다음 상기 질화막 표면을 산화시켜 NO 유전체막(38)을 형성한다. 상기 유전체막(38)은 통상적으로 사용가능한 것으로서 제한은 없다.
계속해서 상기 유전체막(38) 상에 플레이트전극을 형성하는 단계로서, 도14를 참조하면 상기 유전체막(38) 상에 폴리실리콘막을 증착하여 플레이트전극(40)을 형성하여 커패시터를 완성한다.
따라서, 상술한 커패시터 제조방법으로부터 본 발명의 작용효과를 살펴보면 다음과 같다. 상기 스토리지전극을 형성하기 위한 식각마스크의 모서리에 나타나는 라운드 및 브릿지가 발생하지 않아 상기 스토리지전극의 표면작이 감소되지 않아 정전용량을 증가시킬 수 있고, 상기 브릿지에 의한 재작업공정에 대한 원가절감을 실현할 수 있다.
따라서, 패턴의 광학적 근접효과와 브릿지 발생을 방지하여 커패시터의 정전용량을 증가시키고 신뢰성 및 원가절감을 향상시키는 효과가 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.
Claims (8)
- 하부구조를 갖는 반도체기판상에 사각형태이며 상하, 좌우로 소정간격 이격되며 연속적으로 배열되는 고립(Isolation)패턴을 형성하기 위한 반도체소자의 제조방법에 있어서,상기 하부구조 상에 고립패턴용 박막을 형성하는 단계;상기 고립패턴용 박막 상에 층간막(Inter Layer)을 형성하는 단계;상기 층간막을 사진식각공정을 수행하여 상기 하부구조상의 고립패턴이 형성될 부분은 라인(Line)으로 형성되며, 상기 라인과 라인은 스페이스(Space)로되는 복수개의 제 1 층간막 패턴을 형성하는 단계;상기 제 1 층간막 패턴을 사진식각공정을 수행하여 상기 제 1 층간막 패턴의 라인방향과 수직하게 가로지르며, 상기 라인형상의 제 1 층간막 패턴의 소정영역이 스페이스가되도록하는 복수개의 제 2 층간막 패턴을 형성하는 단계; 및상기 제 2 층간막 패턴을 식각마스크로하여 상기 고립패턴용 박막을 식각하여 고립패턴을 형성하는 단계;를 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 층간막은 산화막인 것을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
- 하부구조가 형성되어 있는 반도체기판 상에 복수의 콘택홀을 형성하는 단계;상기 콘택홀을 매몰시키며 상기 하부구조 위로 소정두께의 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막상에 층간막(Inter Layer)을 형성하는 단계;상기 층간막을 사진식각공정을 수행하여 상기 콘택홀 상부로는 라인(Line)으로 형성되며, 상기 라인과 라인은 스페이스(Space)로되는 복수개의 제 1 층간막 패턴을 형성하는 단계;상기 제 1 층간막 패턴을 사진식각공정을 수행하여 상기 제 1 층간막 패턴의 라인방향과 수직하게 가로지르며, 상기 라인하부의 콘택홀 사이가 스페이스가되도록하는 복수개의 제 2 층간막 패턴을 형성하는 단계;상기 제 2 층간막 패턴을 식각마스크로하여 상기 폴리실리콘막을 식각하여 스토리지전극을 형성하는 단계;상기 스토리지전극 상에 유전체막을 형성하는 단계; 및상기 유전체막 상에 플레이트전극을 형성하는 단계;를 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
- 제 3 항에 있어서,상기 콘택홀 하부에는 셀패드(Cell Pad)를 형성하는 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
- 제 3 항에 있어서,상기 스토리지전극을 형성하는 폴리실리콘막은 인(P)을 불순물로 포함하는 것을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
- 제 3 항에 있어서,상기 층간막은 산화막인 것을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
- 제 3 항에 있어서,상기 스토리지전극상에 HSG막을 형성하는 단계를 더 첨부하는 것을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
- 제 3 항에 있어서,상기 유전체막은 NO (나이트라이드(N)/옥사이드(O))막 또는 ONO(옥사이드(O)/나이트라이드(N)/옥사이드(O))막인 것을 특징으로 하는 상기 반도체소자의 커패시터.
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| KR1019980028993A KR20000008910A (ko) | 1998-07-18 | 1998-07-18 | 반도체소자의 제조방법 및 이를 이용한 커패시터 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100822581B1 (ko) * | 2006-09-08 | 2008-04-16 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
-
1998
- 1998-07-18 KR KR1019980028993A patent/KR20000008910A/ko not_active Application Discontinuation
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| US7687403B2 (en) | 2006-09-08 | 2010-03-30 | Hynix Semiconductor | Method of manufacturing flash memory device |
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