KR960015906A - 반도체 메모리장치의 제조방법 - Google Patents
반도체 메모리장치의 제조방법 Download PDFInfo
- Publication number
- KR960015906A KR960015906A KR1019940026829A KR19940026829A KR960015906A KR 960015906 A KR960015906 A KR 960015906A KR 1019940026829 A KR1019940026829 A KR 1019940026829A KR 19940026829 A KR19940026829 A KR 19940026829A KR 960015906 A KR960015906 A KR 960015906A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- insulating film
- film
- pattern
- insulating
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 6
- 238000004519 manufacturing process Methods 0.000 title abstract description 4
- 238000000034 method Methods 0.000 claims abstract description 6
- 125000006850 spacer group Chemical group 0.000 claims abstract 11
- 238000005530 etching Methods 0.000 claims abstract 9
- 239000000758 substrate Substances 0.000 claims abstract 9
- 150000004767 nitrides Chemical class 0.000 claims abstract 4
- 238000000059 patterning Methods 0.000 claims abstract 4
- 238000003860 storage Methods 0.000 claims abstract 3
- 238000000151 deposition Methods 0.000 claims abstract 2
- 230000001590 oxidative effect Effects 0.000 claims abstract 2
- 230000000873 masking effect Effects 0.000 claims 1
- 239000003990 capacitor Substances 0.000 abstract 2
- 239000002253 acid Substances 0.000 abstract 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 대용량의 캐패시터를 형성하기 위한 것이다. 본 발명은 반도체기판상에 제1절연막과 식각저지층 및 제2절연막을 차례로 형성하는 공정과, 상기 제2절연막과 식각저지층 및 제1절연막을 선택적으로 식각하여 기판의 소정부분을 노출시키는 콘텍홀을 형성하는 공정, 상기 콘택홀 측면에 절연막스페이서를 형성하는 공정, 기판 전면에 스토리지노드 형성용 도전층을 증착하는 공정, 상기 도전층상에 제3절연막을 형성하는 공정, 상기 제3절연막을 스트리지노드패턴으로 페터닝하여 제3절연막 패턴을 형성하는 공정, 상기 제3절연막패턴의 측면부위에 질화막 스페이서를 형성하는 공정, 상기 제3절연막패턴 및 질화막스페이서를 마스크로 하여 노출된 상기 도전층부위를 산화시켜 산화막을 형성하는 공정, 상기 질화막 스페이서를 제거하고 이에 따라 노출되는 상기 도전층을 상기 제3절연막패턴 및 산화막을 마스크로하여 소정깊이로 식각하여 공정, 기판 전면에 제4절연막을 형성하는 공정, 상기 제4절연막을 에치백하여 상기 제3절연막패턴 측면에 제4절연막스페이서를 형성하는 공정, 상기 제4절연막스페이서 및 제3절연막패턴을 마스크로 하여 상기 도전층을 선택적으로 식각하여 스트리지노드룰 형성하는 공정, 상기 제3절연막패턴과 제4절연막스페이서 및 제2절연막을 제거하는 공정, 상기 스토리지노드 전표면에 유전체막을 형성하는 공정, 및 상기 유전체막 전면에 전식각공정을 통해 소정패턴으로 패터닝하여 플레이트공정수율을 형성하는 공정으로 이루어진 반도체 메모리 장치의 제조방법을 제공함으로써 대용량을 캐패시터를 실현시킨다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 반도체 메모리장치의 제조방법을 도시한 공정순서도,
Claims (2)
- 반도체기판상에 제1절연막과 식각저지층 및 제2절연막을 차례로 형성하는 공정과, 상기 제2절연막과 식각저지층 및 제1절연막을 선택적으로 식각하여 기판의 소정부분을 노출시키는 콘택홀을 형성하는 공정, 상기 콘텍홀 측면에 절연막스페이서를 형성하는 공정, 기판 전면에 스트리지노드 형성용 도전층을 증착하는 공정, 상기 도전층상에 제3절연막을 형성하는 공정, 상기 제3절연막을 스트리지노드패턴으로 패터닝하여 제3절연막패턴을 형성하는 공정, 상기 제3절연막패턴의 측면부위에 질화막 스페이서를 형성하는 공정, 상기 제3전연막패턴 및 질화막스페이서를 마스크로 하여 노출된 상기 도전층부위를 산화시켜 산화막을 형성하는 공정, 상기 질화막스페이서를 제거하고 이에 따라 노출되는 상기 도전층을 상기 제3절연막 패턴 및 산화막을 마스크로 하여 소정깊이로 식각하여 공정, 기판 전면에 제4절연막을 형성하는 공정, 상기 제4절연막을 에치백하여 상기 제3절연막패턴 측면에 제4절연막스페이서를 형성하는 공정, 상기 제4절연막스페이서 및 제3절연막패턴을 마스크로 하여 상기 도전층을 선택적으로 식각하여 스토리지노드를 형성하는 공정, 상기 제3절연막패턴과 제4절연막스페이서 및 제2절연막을 제거하는 공정, 상기 스트리지노드 전표면에 유전체막을 형성하는 공정, 및 상기 유전체막전면에 전식각공정을 통해 소정패턴으로 패더닝하여 플레이트전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 상기 제1절연막, 제2절연막, 제3절연막 및 제4절연막은 각각 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940026829A KR0151183B1 (ko) | 1994-10-20 | 1994-10-20 | 반도체 메모리장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940026829A KR0151183B1 (ko) | 1994-10-20 | 1994-10-20 | 반도체 메모리장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960015906A true KR960015906A (ko) | 1996-05-22 |
| KR0151183B1 KR0151183B1 (ko) | 1998-10-01 |
Family
ID=19395496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940026829A KR0151183B1 (ko) | 1994-10-20 | 1994-10-20 | 반도체 메모리장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0151183B1 (ko) |
-
1994
- 1994-10-20 KR KR1019940026829A patent/KR0151183B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0151183B1 (ko) | 1998-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960006012A (ko) | 불휘발성 반도체 메모리 소자 및 그의 제조방법 | |
| KR980006303A (ko) | 반도체 장치의 커패시터 제조방법 | |
| KR960015906A (ko) | 반도체 메모리장치의 제조방법 | |
| KR920005338A (ko) | 반도체장치 제조방법 | |
| KR960005846A (ko) | 반도체장치의 제조방법 | |
| KR970013348A (ko) | 반도체장치의 커패시터 제조방법 | |
| KR970054008A (ko) | 반도체 장치의 커패시터 제조방법 | |
| KR970024226A (ko) | 반도체 메모리소자의 스토리지 전극 형성방법 | |
| KR960006001A (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR960043202A (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR970030806A (ko) | 반도체 메모리장치의 커패시터 제조방법 | |
| KR970030807A (ko) | 반도체 메모리장치의 커패시터 제조방법 | |
| KR960005991A (ko) | 반도체소자의 캐패시터 및 그 제조방법 | |
| KR970024149A (ko) | 반도체 메모리 장치의 제조방법 | |
| KR960002790A (ko) | 반도체 메모리 소자 및 그의 제조방법 | |
| KR970024210A (ko) | 반도체 소자의 디램 제조방법 | |
| KR960036059A (ko) | 반도체 메모리장치의 금속배선 및 그 제조방법 | |
| KR970024135A (ko) | 반도체 장치의 캐패시터 제조방법 | |
| KR950034421A (ko) | 반도체소자 제조방법 | |
| KR960043176A (ko) | 캐패시터 제조방법 | |
| KR960006028A (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR960002564A (ko) | 반도체소자의 콘택 제조방법 | |
| KR960043152A (ko) | 반도체 소자의 캐패시터 및 그 제조방법 | |
| KR20010003470A (ko) | 반도체 메모리 소자의 제조방법 | |
| KR970030326A (ko) | 반도체 소자의 콘택홀 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060522 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |