KR920005338A - 반도체장치 제조방법 - Google Patents

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KR920005338A
KR920005338A KR1019910013183A KR910013183A KR920005338A KR 920005338 A KR920005338 A KR 920005338A KR 1019910013183 A KR1019910013183 A KR 1019910013183A KR 910013183 A KR910013183 A KR 910013183A KR 920005338 A KR920005338 A KR 920005338A
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conductive film
capacitor
film
semiconductor substrate
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KR1019910013183A
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나라가주 시모무라
마사히로 하세가와
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쓰지 하루오
샤프 가부시끼가이샤사
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    • H—ELECTRICITY
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Abstract

내용 없음

Description

반도체장치 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 따라 FEC형 DRAM셀의 요부를 표시하는 도면,
제2도와 제3도는 각각의 제1도의 선 A-A'와 B-B'를 따라 취해진 단면도.

Claims (3)

  1. (i) 캐패시터형성 영역을 통하여 측벽이 적어도 형성되는 복수의 게이트전극을 가지는 반도체기판위에 제1절연막을 적층하고, 직접접촉을 형성하도록 캐패시터 형성영역에서 제1절연막을 제거하고, 그리고 잔여 제1절연막을 포함하는 반도체기판상에 제1도전막을 적층하고, (ii) 캐패시터형성 영역에 적어도 잔여하는 제1도전막을 제거하고, (iii)잔여 제1도전막(a) 제2절연막, 제2도전막 그리고 제3절연막, 또는 (b) 제2절연막과 제2도전막을 포함하는 반도체 기판상에 연속적으로 적층하고, 그리고나서 전표면상에 레지스트층을 적층하고, 그리고 (iv)레지스트층을 패터닝하고 레지스트패턴의 사용으로 (a) 제3절연막, 제2도전막, 제2절연막 그리고 제1도전막, 또는 (b) 제2도전막, 제2절연막과 도전막을 제거하고, 이리하여 캐패시터 상부전극, 캐패시터 절연막과 캐패시터 하부전극을 포함하는 FEC형 DRAM셀의 캐패시터 형성영역에 형성될 수 있는 스텝을 포함하는 반도체장치 제조방법.
  2. 제1항에 있어서, 제1도전막부분은 접촉홀 형성영역과 다른 영역에 동일하게 노출되게 투사와 조사법에 의해 형성된 포토레지스트의 사용에 의해 RIE와 같은 비등방성에칭법으로 제1도전막을 에칭하는 것에 의해 형성되는 반도체장치 제조방법.
  3. 제1항에 있어서, 국부배선은 접촉홀을 포함하는 접촉홀 형성영역에서의 메모리셀 트랜지스터 캐패시터 상부전극을 전기적으로 접속하기 위해 패턴되는 반도체장치 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
KR1019910013183A 1990-08-03 1991-07-31 반도체장치 제조방법 KR920005338A (ko)

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