KR960026842A - 반도체소자의 캐패시터 제조방법 - Google Patents

반도체소자의 캐패시터 제조방법 Download PDF

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KR960026842A
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정하풍
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김주용
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
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Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체기판의 예정된 부분에 접속되는 도전층을 형성하고 그 상부에 텅스텐 실리사이드를 형성한 다음, 습식방법으로 상기 텅스텐 실리사이드를 손상시켜 다수의 미세한 홈을 형성하고 상기 텅스텐 실리사이드를 전면식각하여 홀을 형성한 다음, 계속해서 상기 홀이 형성된 상기 텅스텐 실리사이드를 마스크로하여 상기 도전층을 식각하여 다른 홈을 형성하고 상기 텅스텐 실리사이드를 제거한 다음, 저장전극마스크를 이용한 식각공정으로 상기 도전층을 식각함으로써 표면적이 증가된 저장전극을 형성하고 후공정에서 유전체막과 플레이트전극을 순차적으로 형성함으로써 반도체 소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성하여 반도체소자의 고집적화를 가능하게 하고 이에 따른 반도체소자의 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 캐패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2F도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.

Claims (3)

  1. 반도체기판 상부에 하부절연층을 순차적으로 형성하는 공정과, 콘택마스크를 이용하여 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 노출시키는 공정과, 상기 반도체기판의 예정된 부분에 접속되는 도전층을 형성하는 공정과, 상기 도전층 상부에 텅스텐 실리사이드를 일정두께 형성하는 공정과, 상기 텅스텐 실리사이드 상부를 습식처리하여 다수의 미세한 홈을 형성하는 공정과, 상기 텅스텐 실리사이드를 전면식각하여 다수의 홀을 형성하는 공정과, 상기 홀이 형성된 상기 텅스텐 실리사이드를 마스크로하여 상기 하부 절연층이 노출되지 않도록 상기 도전층을 식각하여 다른 홈을 형성하는 공정과, 상기 텅스텐 실리사이드를 제거하는 공정과, 저장전극마스크를 이용한 식각공정으로 상기 도전층을 식각함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 습식처리는 인산용액이 사용되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 홈은 실리콘이 많이 함유된 부분의 상기 텅스텐 실리사이드에 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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