KR940001421A - 반도체기억장치의 제조방법 - Google Patents

반도체기억장치의 제조방법 Download PDF

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Abstract

메모리셀어레이부와 주변회로부와의 단차(單差)를 완화하여, 미세한 배선 등을 용이하게 패터닝할 수 있도록 한다.
메모리셀을 구성하는 커패시터(11)의 상층에 층간절연막(41)을 형성하고, 주변회로부(16)만을 덮는 레지스트(42)을 마스크로 하는 동시에, 메모리셀어레이부(15)의 전체를 덮는 플레이트전극(13)을 스토퍼로 하여, 충간절 연막(41)을 웨트에 칭한다. 그러므로, 커패시터(11)를 형성한 것에 기인하는 메모리셀어레이부(15)와 주변회로부(16)와의 단차가 주변회로부(16)에만 남기 충간절연막(41)에 의해 환화된다.

Description

반도체기억장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예의 초기공정에 있는 DRAM의 측단면도,
제2도는 제1실시예의 중기(中期)공정에 있는 DRAM의 측단면도,
제3도는 제1실시예의 종기(終期)공정에 있는 DRAM의 측단면도,
제4도는 본 발명의 제2실시예의 초기공정에 있는 DRAM의 측단면도.

Claims (5)

  1. 메모리셀어레이부와 주변회로부를 가지고 있으며, 트랜지스터와 커패시터로 메모리셀이 구성되어 있는 반도체기억장치의 제조방법에 있어서, 상기 커패시터의 상측에 층간절연막을 형성하는 공정과, 상기 주변회로부만을 덮는 제1의 마스크 층을 마스크로 하여 상기 메모리셀어 레이부의 상기 층간절 연막을 제 거하는 공정으로 이루어지는 반도체기억장치의 제조방법.
  2. 제1항에 있어서, 상기 메모리셀어레이부의 전체를 덮는 패턴에 상기 커패시터의 플레이트전극을 형성하는 공정과, 상기 패턴의 상기 플레이트전극을 스토퍼로 한 웨트에칭으로 상기 제거를 행하는 공정으로 이루어지는 반도체기억장치의 제조방법.
  3. 제2항에 있어서, 상기 플레이트전극상에 SiN 막을 형성하는 공정과, 상기 SiN 막을 스토퍼로 하여 상기 웨트에칭을 행하는 공정으로 이루어지는 반도체기억장치의 제조방법.
  4. 제2항또는 제3항에 있어서, 상기 층간절연막의 단차부에 제2의 마스크층을 형성한 공정과, 상기 제1의 마스크층의 끝에지가 상기 제2의 마스크층상에 위치하도록 상기 제1의 마스크층을 패터닝하는 공정과, 상기 제1 및 제2의 마스크층을 마스크로 하여 상기 웨트에칭을 행하는 공정으로 이루어지는 반도체기억장치의 제조방법.
  5. 제4항에 있어서, 상기 웨트에칭 대신에 이방성(異方性)드라이 에칭을 행하는 반도체기억장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930010290A 1992-06-11 1993-06-08 반도체기억장치의 제조방법 KR100286109B1 (ko)

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