KR950012726A - 캐패시터의 전하저장전극 형성방법 - Google Patents

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Abstract

본 발명은 캐패시터의 전하저장전극을 형성하는 방법에 관한 것으로, 캐패시터의 전하저장전극을 이중 실린더(Double Cylinder)형 구조로 형성시키므로써, 전하저장전극의 유효 표면적을 증가시켜 셀 면적내에서충분한 충전용량을 얻을 수 있는 캐패시터의 전하저장전극을 형성하는 방법에 관하여 기술된다.

Description

캐패시터의 전하저장전극 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도 내지 제1I도는 본 발명에 의한 캐패시터의 전하저장전극을 형성하는 단계를 도시한 단면도.

Claims (1)

  1. 캐패시터의 전하저장전극 형성방법에 있어서, 소정의 단위 셀 및 배선구조가 형성된 실리콘기판(1)상에 층간 절연막(2)을 두껍게 증착 열처리하여 평탄화한 후, 그 상부에 제1폴리실리콘(3) 및 산화막(4)을 순차적으로 증착한 다음, 제1감광막(5)을 도포 및 패턴화하여 캐패시터 영역을 설정하는 단계와, 상기 단계로부터 패턴화된 제1감광막(5)을 이응하여 하부의 산화막(4) 및 제1폴리실리콘(3)의 노출된 부분을 순차적으로 식각하여 패턴화 한 후, 상기 패턴화된 제1감광막(5)을 제거하고, 전체구조 상부에 제2폴리실리콘(6)을 증착하는 단계와. 상기 단계로부터 제2폴리실리콘(6)을 에치백 공정으로 식각하여 패턴화된 산화막(4) 및 제1폴리실리콘(3) 측벽에 제2폴리실리콘 스페이서(6a)를 형성한 후, 전체구조 상부에 제3폴리 실리콘(7)을 증착하는 단계와, 상기 단계로부터 제2감광막(8)을 도포하고 콘택 마스크를 사용하여 패턴화 한 후, 하부의 노출된 소정부분의 제3폴리실리콘(7), 산화막(4) 및 제1폴리실리콘(3)을 차례로 식각하여 식각홈(9)을 형성하는 단계와, 상기 단계로부터 제2감광막(8)을 제거한 후, 전체구조 상부에 제4폴리실리콘(10)을 증착하고, 에치백 공정으로 식각홈(9) 내측벽에 제4폴리실리콘스페이서(10a)를 형성하고 상기 스페이서(10a)를 이용한 자기정렬콘택공정으로 층간 절연막(2)의 소정부분을 식각하여 콘택홀(11)을 형성하는 단계와, 상기 단계로부터 콘택홀(11)을 포함한 전체구조 상부에 제5폴리실리콘(12)을 증착한 후, 블랭켓 폴리실리콘 식각공정으로 하부의 제3폴리실리콘(7)이 제거되어 층간 절연막(2) 및 산화막(4) 상부가 노출될 때까지 식각하는 단계와, 상기 단계로부터 산화막 습식 식각공정으로 산화막(4)을 완전히 제거하면서 층간 절연막(2)도 일정깊이로 식각되어, 실리콘 기판(1)과 접속된 기둥형태의 제5폴리실리콘(12)를 중심으로 제2폴리실리콘스페이서(6a), 제4폴리실리콘스페이서(10a) 및 제1폴리 실리콘(3)으로 하나의 실린더구조를 이루는 이중 실린더형 전하저장전극(20)을 형성하는 단계로 이루어지는 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법 .
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930021062A 1993-10-12 1993-10-12 캐패시터의 전하저장전극 형성방법 KR100250737B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100366424B1 (ko) * 2000-08-14 2003-01-09 삼성종합화학주식회사 내충격특성이 우수한 신디오탁틱 폴리스티렌의 리액터얼로이

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